数字电路基础回顾：组合逻辑与时序逻辑、同步设计原则、时钟域与复位策略、亚稳态与同步器

各位同学，咱们今天聊点硬核的。数字电路基础，听起来像是课本上翻来覆去的老生常谈，对吧？但说实话，我干了十几年硬件加速设计，踩过的坑有一半都跟这些“基础”有关。你想想看，一个亚稳态没处理好，整个芯片可能就废了。所以，咱们今天把这几个核心概念彻底捋一遍。

一、组合逻辑 vs 时序逻辑：一个管当下，一个管记忆

先问个问题：你写Verilog时，assign和always @(posedge clk)有什么区别？

组合逻辑，说白了就是“输入一变，输出立马变”。它没有记忆功能，像一根直通的管子。比如一个加法器：

assign sum = a + b;

只要a或b变了，sum立刻跟着变。没有时钟，没有存储。

时序逻辑就不一样了。它靠时钟沿来“拍照”，只在时钟上升沿（或下降沿）才采样输入，更新输出。它是有记忆的，能记住过去的状态。

always @(posedge clk) begin
    q <= d;
end

我个人习惯把时序逻辑想象成一个“守门员”——时钟不来，球（数据）进不去。

我在项目中遇到过一件事：一个同事把组合逻辑的输出直接连到异步复位端，结果仿真没问题，上板子就随机复位。为什么？因为组合逻辑的毛刺被复位端当成了有效信号。嗯，这里要注意——组合逻辑的输出，尽量不要直接驱动异步控制信号。

二、同步设计原则：让所有事情都在时钟的节奏里

同步设计，说白了就是“一切听时钟的”。这是数字IC设计的黄金法则。你想想看，如果每个模块都按自己的节奏来，那整个系统不乱套了？

同步设计有几个核心要点：

• 所有时序逻辑都用同一个时钟沿触发（要么全用上升沿，要么全用下降沿，别混着用）
• 避免组合逻辑环路（比如 assign a = b & a; 这种，会振荡）
• 尽量少用异步置位/复位（能用同步复位就用同步复位）

我曾经在一个项目中，为了省几个触发器，用了异步复位。结果后端说时序收敛不了，因为异步复位信号的走线延迟太大。最后不得不改成同步复位，多花了三天时间。所以我的建议是：除非有明确的低功耗需求，否则优先用同步复位。

三、时钟域与复位策略：跨时钟域是个大坑

现代芯片里，一个芯片上可能有十几个时钟域。CPU跑2GHz，外设跑100MHz，DDR跑800MHz……它们之间怎么通信？这就是时钟域 crossing（CDC）问题。

时钟域划分的原则：

• 同一个时钟域内的信号，可以直接连接
• 不同时钟域之间的信号，必须经过同步处理
• 异步复位信号，必须经过同步释放

我画了一张图，帮你理解时钟域和复位策略的关系：

这张图里，时钟域A和B之间通过一个“同步器”通信。同步器说白了就是两级触发器串联。为什么是两级？因为一级可能抓不到（亚稳态），两级能大大降低失效概率。

复位策略也有讲究：

• 同步复位：复位信号和时钟同步，只在时钟沿有效。好处是抗干扰，坏处是需要时钟才能复位。
• 异步复位：复位信号随时有效，不需要时钟。好处是复位快，坏处是容易受毛刺影响。
• 异步复位同步释放：这是业界标准做法。复位信号异步置位，但释放时经过同步器，避免复位释放时的亚稳态。

四、亚稳态与同步器：数字电路的头号杀手

亚稳态是什么？说白了就是触发器在采样时，输入信号刚好在时钟沿附近变化，导致输出既不是0也不是1，而是一个中间电平。这个中间电平可能会振荡，也可能慢慢稳定到0或1——但稳定到哪个值，完全随机。

你想想看，如果这个亚稳态传播到后面的逻辑，整个系统可能就乱了。这就是为什么跨时钟域信号必须经过同步器。

同步器的标准结构：

// 2级同步器，用于跨时钟域
module sync_2ff (
    input  wire clk,
    input  wire rst_n,
    input  wire async_in,
    output wire sync_out
);

reg sync_reg1, sync_reg2;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        sync_reg1 <= 1'b0;
        sync_reg2 <= 1'b0;
    end else begin
        sync_reg1 <= async_in;
        sync_reg2 <= sync_reg1;
    end
end

assign sync_out = sync_reg2;

endmodule

这个代码里，async_in是异步信号，经过两级触发器后输出sync_out。第一级可能进入亚稳态，但第二级采样时，第一级的输出已经稳定了（大概率）。

我记得有一次做AI加速器，数据通路跨了三个时钟域。我用了握手协议+异步FIFO，结果仿真通过，上板子就丢数据。最后发现是FIFO的写指针和读指针没有做格雷码转换。格雷码的特点是相邻两个值只有一位变化，能大大降低亚稳态概率。从那以后，我设计异步FIFO时，指针一定用格雷码。

五、总结：这些基础决定了你能走多远

好了，咱们今天聊了不少。组合逻辑和时序逻辑的区别、同步设计的原则、时钟域和复位策略、亚稳态和同步器——这些看起来是基础，但每一个都关系到芯片能不能正常工作。

我见过太多工程师，一上来就写复杂的算法逻辑，结果综合时报了一堆时序违例，或者上板子后功能不对。最后查来查去，发现是跨时钟域没处理好，或者复位策略有问题。

所以我的建议是：在设计初期，就把时钟域划分、复位策略、同步方案想清楚。画一张时钟域图，标清楚每个模块的时钟和复位来源，以及跨时钟域信号的同步方式。这张图比你的RTL代码更重要。

下一章咱们会聊到静态时序分析，到时候你会发现，今天讲的这些基础，就是STA的根基。