01
MIPI基础与协议概览
了解MIPI联盟、D-PHY物理层、CSI-2协议栈，以及为什么时序收敛是MIPI采集的关键。
协议入门
02
时钟与数据的关系
DDR双沿采样、D-PHY的DDR时钟模式、skew与jitter的基本概念。
时钟DDR
03
建立时间与保持时间
从触发器角度理解setup/hold，MIPI接收端的时序窗口要求。
时序基础
04
时序路径分析
分析MIPI数据从PAD到采集FIFO的完整路径，识别关键路径。
路径分析
05
约束文件入门
SDC约束基础，创建主时钟、生成时钟、输入延迟约束。
SDC约束
06
输入延迟约束实战
set_input_delay -min/-max，针对MIPI数据的约束方法。
输入延迟
07
多周期路径约束
MIPI数据跨时钟域场景，set_multicycle_path的正确用法。
多周期CDC
08
伪路径约束
set_false_path在MIPI设计中的应用，避免过度约束。
伪路径
09
时钟分组与异步处理
set_clock_groups，异步FIFO在MIPI采集中的作用。
异步FIFO
10
时序报告解读
读懂vivado/quartus的时序报告，找到violation的根源。
报告调试
11
常见时序违例类型
setup violation、hold violation、recovery/removal。
违例
12
物理布局优化
PLL位置、BANK分配、IO标准选择对时序的影响。
布局IO
13
逻辑级数与流水线
减少组合逻辑深度，插入寄存器提高Fmax。
流水线优化
14
相位偏移与眼图
动态调整D-PHY的HS-TX/RX相位，利用眼图评估裕量。
眼图相位
15
延迟链与IODELAY
使用IODELAY原语精细调节数据与时钟的相对延迟。
IODELAY
16
源同步采集技巧
如何利用DDR的源同步时钟，在FPGA内部正确捕获数据。
源同步
17
硬件设计与PCB影响
PCB走线等长、阻抗匹配、串扰对时序的实际影响。
PCB硬件
18
温度与电压漂移
PVT变化对时序的影响，如何留出足够的时序裕量。
PVT裕量
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仿真验证方法
前仿与后仿，时序仿真检查MIPI数据采集的正确性。
仿真
20
调试工具使用
ChipScope/SignalTap在线调试，观察内部信号时序。
调试工具
21
常见问题案例1
时钟抖动过大导致采集错误，分析与解决。
抖动案例
22
常见问题案例2
跨时钟域亚稳态导致数据错位，同步器设计。
亚稳态同步器
23
常见问题案例3
IOB寄存器未使用导致hold violation，综合选项调整。
IOBhold
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常见问题案例4
PLL配置不当导致时钟相位偏差，重新计算相位。
PLL相位
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常见问题案例5
多通道MIPI数据skew过大，lane deskew校准。
skew校准
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高级技巧：动态重配置PLL/MMCM
在线调整时钟相位，适应不同PVT条件。
重配置MMCM
27
高级技巧：ISERDESE2/IDELAYE2
使用Xilinx原语进行精细采集与相位调整。
ISERDES原语
28
高级技巧：ALTLVDS_RX与DPA
Altera/Intel的动态相位调整(DPA)使用方法。
AlteraDPA
29
自动化时序收敛流程
Tcl脚本批量调整IODELAY，自动寻找最佳tap值。
Tcl自动化
30
项目实战总结
一个完整的MIPI 4-lane摄像头采集项目，从约束到收敛的全过程。
实战4-lane