第二章 硬件开发环境搭建：工欲善其事，必先利其器

做FPGA图像加速，说白了就是跟硬件打交道。你写的代码最终要跑到板子上，要看到图像从模糊变清晰，从卡顿变流畅。那第一步是什么？把开发环境搭好。

我见过太多新手，一上来就急着写代码，结果装Vivado装到崩溃，仿真跑不起来，最后连个LED都点不亮。嗯，咱们别走弯路。这一章，我就把环境搭建的那些坑，一个一个给你指出来。

2.1 Vivado/Vitis开发套件安装

Vivado是Xilinx家的主力工具，从综合、布局布线到生成比特流，一条龙搞定。Vitis则是它的软件搭档，专门用来做嵌入式软件开发，比如Zynq的ARM核编程。

我个人习惯，安装Vivado时直接选“Vivado HLx Edition”，把Vitis也勾上。这样一次安装，硬件软件都有了。别分开装，容易版本不匹配，我吃过这个亏。

安装步骤（简化版）

1. 下载安装包：去Xilinx官网，下载最新的Vivado HLx安装包。大概20-30GB，提前准备好网络。
2. 选择版本：我建议用LTS版本，比如2022.2或2023.1。新版本虽然功能多，但bug也多。稳定第一。
3. 安装选项：勾选“Vivado HL System Edition”和“Vitis”。如果你用Zynq，记得勾选“Zynq-7000”器件支持。
4. 安装路径：不要有中文路径！不要有空格！我见过有人装在“C:\Program Files (x86)\赛灵思”，结果编译报错，查了半天。
5. License配置：申请免费的WebPack License，或者用公司的Node-Locked License。配置好环境变量XILINXD_LICENSE_FILE。

2.2 FPGA开发板选型

做图像加速，板子选型很关键。不是越贵越好，而是看你的应用场景。

我把它分成三类，你根据自己的情况对号入座：

类型	代表芯片	适合场景	我的建议
入门级	Xilinx Artix-7 (K7系列)	基础图像处理、算法验证	性价比高，适合学生和初学者
主流级	Xilinx Zynq-7000 (Zynq系列)	嵌入式视觉、实时处理	带ARM核，软硬协同，我项目中最常用
高性能	Xilinx Kintex-7 / Virtex-7	高分辨率、高帧率图像处理	资源多，但价格高，适合产品级开发

我个人推荐，如果你刚开始学，买一块Zynq-7020的开发板，比如Miz702或ZedBoard。为什么呢？因为它既有FPGA逻辑，又有ARM处理器。图像采集、预处理用FPGA做，控制、通信用ARM做，分工明确。我在做实时边缘检测项目时，就是用Zynq把摄像头数据直接拉到FPGA里处理，ARM只负责显示和网络传输，效果非常好。

2.3 仿真工具ModelSim/Questa使用

仿真，是FPGA开发中最重要的一环。你想想看，代码写完了直接烧到板子上？万一烧错了，板子冒烟怎么办？所以，先在电脑上跑一遍仿真，看看波形对不对。

ModelSim和Questa都是Mentor家的产品。ModelSim是经典版，Questa是增强版，支持SystemVerilog和UVM。做图像加速，我建议用Questa，因为它的仿真速度快，而且支持断言，调试方便。

基本仿真流程

1. 编写Testbench：用Verilog或SystemVerilog写一个测试平台，产生时钟、复位、图像数据。
2. 编译设计文件：在Questa里vlog命令编译你的设计文件和Testbench。
3. 启动仿真：vsim命令启动仿真，加载设计。
4. 添加波形：把关心的信号拖到波形窗口里。
5. 运行并观察：设置运行时间，比如run 10 us，然后看波形。

举个例子，一个简单的图像行缓存仿真：

// testbench_top.v
module tb_line_buffer;

  reg clk;
  reg rst_n;
  reg [7:0] data_in;
  wire [7:0] data_out;

  // 时钟生成
  initial begin
    clk = 0;
    forever #5 clk = ~clk;  // 100MHz时钟
  end

  // 复位
  initial begin
    rst_n = 0;
    #20 rst_n = 1;
  end

  // 输入数据模拟（模拟一行图像数据）
  initial begin
    data_in = 0;
    @(posedge rst_n);
    repeat (10) begin
      @(posedge clk);
      data_in = data_in + 1;
    end
  end

  // 实例化行缓存模块
  line_buffer u_line_buffer (
    .clk(clk),
    .rst_n(rst_n),
    .data_in(data_in),
    .data_out(data_out)
  );

endmodule

在Questa里，你只需要：

vlog tb_line_buffer.v line_buffer.v
vsim work.tb_line_buffer
add wave sim:/tb_line_buffer/*
run 100 ns

然后就能看到波形了。我曾经在仿真一个720p的图像缩放模块时，发现输出图像有毛刺。用Questa的波形放大功能，一帧一帧看，最后发现是行同步信号时序不对。要是直接上板子，这种问题根本看不出来。

2.4 知识体系总览

说了这么多，你可能有点乱。没关系，我画了一张图，把这一章的核心逻辑串起来：

这张图很清楚了。环境搭建不是孤立的三件事，而是一个链条。先装好Vivado和Vitis，再根据项目需求选板子，然后用Questa做仿真验证。每一步都踩实了，后面写代码才安心。