1. 时序收敛基础：什么是时序收敛？为什么它对图像加速如此重要？建立时间与保持时间的概念
大家好，我是老李。做FPGA图像加速这行十几年了，今天咱们聊聊最基础、也最要命的话题——时序收敛。
你想想看，一块FPGA芯片，里面几百万个逻辑单元在同时跑。数据从一个寄存器传到下一个寄存器，就像接力赛跑。如果接力棒没在规定时间内交到下一棒手里，整个系统就乱套了。这就是时序问题。
1.1 什么是时序收敛？
说白了，时序收敛就是你的设计能在目标时钟频率下稳定工作。所有路径的延迟都满足要求，没有违规。
我记得刚入行那会儿，带我的老工程师跟我说过一句话：「时序不收敛的设计，就是一张废纸。」当时我不太理解，直到自己踩了坑才明白。
时序收敛包含两个层面：
- 建立时间满足：数据必须在时钟沿到来之前稳定下来
- 保持时间满足：数据必须在时钟沿之后保持稳定一段时间
这两个条件缺一不可。任何一个不满足，寄存器就可能采到错误的数据。
核心观点：时序收敛 = 所有路径的建立时间和保持时间都满足约束条件。这是FPGA设计能正常工作的前提。
1.2 为什么时序收敛对图像加速如此重要？
图像加速和普通逻辑设计不太一样。我做过不少图像处理项目，深有体会。
图像数据有几个特点：
- 数据量大：一帧1080p的图像就有200多万像素
- 实时性要求高：60fps意味着每帧只有16.7ms的处理时间
- 流水线深度大：一个图像处理算法往往需要几十级流水线
你想想看，如果时序不收敛，流水线里某个寄存器采错了数据，那整帧图像就会出现一个坏点。更可怕的是，这种错误是间歇性的——温度高了出现，温度低了又好了。排查起来简直要命。
我曾经在一个边缘检测项目里遇到过这种情况。板子在实验室跑得好好的，一到客户现场就出问题。折腾了两周，最后发现是某条路径的建立时间余量只有20ps，温度一高就hold不住。
个人经验：图像加速设计对时序的要求比普通逻辑高一个量级。我建议在设计初期就把时序约束做扎实，不然后期返工的成本太高了。
1.3 建立时间与保持时间的概念
这两个概念是时序分析的基石。咱们用一张图来理解：
嗯，这张图很直观。时钟沿来的时候，数据不能正在变化。它必须提前稳定下来（建立时间），并且之后还要再稳定一段时间（保持时间）。
1.4 建立时间与保持时间的数学关系
咱们用公式来理解：
建立时间检查：Tclk + Tskew - Tco - Tcomb > Tsu
保持时间检查：Tco + Tcomb - Tskew > Th其中：
| 参数 | 含义 |
|---|---|
| Tclk | 时钟周期 |
| Tskew | 时钟偏斜（时钟到达不同寄存器的时间差） |
| Tco | 寄存器输出延迟（时钟沿到数据输出的时间） |
| Tcomb | 组合逻辑延迟 |
| Tsu | 建立时间要求 |
| Th | 保持时间要求 |
避坑指南：我曾经在一个项目中忽略了时钟偏斜的影响。当时觉得skew很小，可以忽略。结果综合后的时序报告显示，某条路径的建立时间余量是负的。查了半天才发现，是时钟树不平衡导致的。从那以后，我每次做时序约束都会把skew考虑进去。
1.5 图像加速中的时序挑战
图像加速设计有几个典型的时序难点：
- 高频率需求：图像处理往往需要跑在200MHz以上，时序窗口很窄
- 宽位宽数据：RGB数据通常是24位或32位，位宽越大，布线越复杂
- 多时钟域：图像采集、处理、显示可能用不同的时钟，跨时钟域处理不好就会出问题
- 流水线深度：几十级流水线意味着路径数量呈指数级增长
我做过一个4K分辨率的图像缩放项目，时钟频率要求300MHz。刚开始综合出来的时序报告惨不忍睹，负余量路径有上千条。后来通过流水线重定时、逻辑复制、寄存器平衡等一系列手段，才把时序收敛下来。
我的建议：做图像加速设计，一定要在RTL编码阶段就考虑时序。不要等到综合完了再回头改代码，那样效率太低了。我个人的习惯是，每写完一个模块就跑一次时序检查，及时发现问题。
1.6 本章小结
时序收敛是FPGA设计的生命线。对于图像加速来说，它更是重中之重。建立时间和保持时间是时序分析的两个基本概念，理解它们才能做好时序约束和优化。
记住一句话：时序不收敛，设计等于零。不管你的算法多先进、架构多巧妙，只要时序过不了，一切都是白搭。
下一章咱们聊聊时序约束的具体写法，包括如何设置主时钟、生成时钟、输入输出延迟等。这些都是实际项目中天天要用到的技能。