第1章：RTL代码风格与时序——同步设计原则，避免组合逻辑环路，寄存器与流水线设计

大家好，我是你们的FPGA时序收敛讲师。今天咱们聊聊RTL代码风格。

很多人觉得时序收敛就是调约束、改布局。其实不然。我做了十几年FPGA，见过太多案例——代码写得不讲究，后面怎么调都救不回来。说白了，时序问题，七成出在RTL阶段。

这一章，我带你从三个核心点入手：同步设计原则、组合逻辑环路、寄存器与流水线。这些都是基本功，但恰恰是很多人翻车的地方。

1.1 同步设计原则——别让异步逻辑坑了你

什么叫同步设计？简单说，就是所有时序逻辑都在同一个时钟沿触发。听起来简单，对吧？但我见过不少工程师，写着写着就混进了异步逻辑。

举个例子。我曾经接手一个项目，某模块的计数器总是莫名其妙跳变。查了两天，发现是有人在always块里混用了两个时钟的上升沿。嗯，这种问题，仿真不一定能抓到，但上板必现。

同步设计的好处很明显：

• 时序分析工具能准确计算路径延迟
• 避免亚稳态传播
• 代码可读性强，维护成本低

你想想看，如果每个模块都按同步原则写，后端的时序约束会轻松很多。我个人的习惯是：写代码前先画时钟域图，标清楚每个模块用哪个时钟，跨域点在哪里。

1.2 组合逻辑环路——FPGA里的定时炸弹

组合逻辑环路，就是信号不经过寄存器，直接反馈回自身。这在FPGA里是要避免的。

为什么会这样？因为组合环路会产生振荡，或者形成锁存器。锁存器对时序分析极不友好，工具没法准确计算它的建立保持时间。

来看一个典型的错误写法：

// 错误示例：组合逻辑环路
assign out = (enable) ? in : out;  // 反馈回路，形成锁存器

正确的做法是：

// 正确写法：寄存器反馈
always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    out <= 1'b0;
  else if (enable)
    out <= in;
  // 注意：else分支保持原值，由寄存器完成
end

这里有个小技巧：写组合逻辑时，如果发现输出信号出现在赋值右侧，同时又在左侧，就要警惕了。我建议你用Lint工具跑一遍，它能帮你抓出大部分环路。

1.3 寄存器与流水线设计——时序收敛的利器

寄存器是FPGA的基本单元。每个寄存器就是一个时序节点，把组合逻辑切分成小段。流水线，就是在关键路径上插入寄存器，缩短每段路径的延迟。

我记得刚入行时，做一个高速加法器。直接写了个assign sum = a + b + c + d，结果时序跑不过。后来拆成三级流水线，频率直接翻倍。

流水线设计的原则：

1. 识别关键路径——用时序报告找到最长的组合逻辑链
2. 合理切分——每级流水线的延迟尽量均衡
3. 保持数据对齐——多路数据并行时，各路的流水级数要一致

来看一个流水线加法器的例子：

// 三级流水线加法器
reg [7:0] sum_stage1, sum_stage2, sum_stage3;

always @(posedge clk) begin
  sum_stage1 <= a + b;          // 第一级
  sum_stage2 <= sum_stage1 + c; // 第二级
  sum_stage3 <= sum_stage2 + d; // 第三级
end

assign sum = sum_stage3;

这样做的好处是：每级之间只有一级加法器的延迟，时序压力小很多。代价是输出延迟了3个时钟周期。在大多数场景下，这个代价是值得的。

1.4 知识体系总览

下面这张图，概括了本章的核心逻辑。你可以把它当作一个检查清单：写代码时，对照这三条，基本不会出大问题。

1.5 避坑指南

最后，分享几个我踩过的坑：

• 组合逻辑环路——我曾经在状态机里写了个组合反馈，仿真没问题，但综合后时序报告全是问号。排查了一整天，最后发现是case语句漏了default，导致输出回读。
• 流水线深度不够——有个项目频率要求500MHz，我用了两级流水线，结果setup违例。后来加到四级才通过。记住：流水线深度要留余量。
• 异步复位释放——同步设计里，复位信号也要同步化。我见过有人直接用异步复位，结果复位释放时出现亚稳态，导致寄存器状态不确定。

嗯，这一章就到这里。记住：好的RTL代码风格，是时序收敛的第一步。别等到布局布线跑不动了，才回头改代码。