一、时序分析基础：建立时间与保持时间

各位同学，咱们今天聊聊时序分析最核心的三个概念。说实话，我刚入行那会儿，觉得时序分析就是跑个工具看看有没有红色报错。后来吃过亏才明白——不懂建立时间和保持时间，你连报错信息都看不懂。

建立时间：数据在时钟有效沿到来之前，必须保持稳定的最短时间。

保持时间：数据在时钟有效沿到来之后，必须保持稳定的最短时间。

我习惯用一个比喻来理解：

核心公式（务必记住）：

建立时间余量 = 时钟周期 - (寄存器延迟 + 组合逻辑延迟 + 走线延迟) - 建立时间要求
保持时间余量 = 寄存器延迟 + 组合逻辑延迟 + 走线延迟 - 保持时间要求

我在项目中遇到过一件事：一个高速接口设计，综合后时序报告全是绿的，但板子跑起来就是偶尔出错。后来查了三天，发现是保持时间余量只有0.02ns——说白了，数据刚稳定就被采走了，根本没给寄存器反应的时间。

避坑指南：我曾经以为建立时间比保持时间重要，因为频率上不去往往是建立时间不够。但实际项目中，保持时间违规更难排查——它不会导致功能完全失效，而是偶发性的数据错误，调试起来特别头疼。

FPGA里的时序路径，说白了就四种。你想想看，数据从哪来、到哪去，搞清楚这个，分析就简单了。

我个人习惯把路径分类画成一张图，这样理解起来更直观：

我的经验：实际项目中，90%的时序问题都出在「寄存器到寄存器」路径上。所以做时序分析时，先盯死这条路径。其他路径虽然也要看，但优先级可以往后放。

时钟不是完美的。你想想看，实际电路里时钟信号会有波动和延迟。这两个概念经常被混淆，我当年也搞混过。

时钟抖动（Jitter）：时钟沿在时间轴上的随机波动。说白了就是时钟边沿「抖了一下」，位置不确定了。

时钟偏移（Skew）：同一个时钟到达不同寄存器的延迟差异。说白了就是时钟走到A寄存器比走到B寄存器慢了那么一点点。

实际影响：

我记得有一次做DDR3接口，频率跑到800MHz。PLL输出的时钟抖动规格是±50ps，我一开始没当回事。结果时序分析总是差那么一点点。后来我把抖动余量从50ps加到80ps，所有路径都绿了。嗯，这里要注意——数据手册上的抖动值往往是典型值，实际留余量要留大一些。

避坑指南：我曾经在一个项目中，把时钟偏移完全归咎于布局布线。后来发现，是时钟约束没写对——我用了两个不同的PLL输出，但没告诉工具它们之间有时钟关系。工具以为它们是异步的，自然就不做时序分析了。结果板子跑起来，数据错得一塌糊涂。

假设你的设计时钟周期是10ns（100MHz）。

那么建立时间余量 = 10 - (0.5 + 6 + 1) - 0.3 - 0.2 - 0.1 = 1.9ns

看起来还有1.9ns的余量，挺安全的对吧？但如果你把频率提到200MHz（周期5ns）：

建立时间余量 = 5 - (0.5 + 6 + 1) - 0.3 - 0.2 - 0.1 = -3.1ns

直接负了！这就是为什么频率上不去的原因。

我的建议：做时序分析时，别只看「有没有违规」。我习惯把余量分成三档：

为什么留0.5ns？因为温度、电压变化时，延迟会漂移。我吃过这个亏——实验室25°C跑得好好的，现场55°C就挂了。

好了，这一章的内容就到这里。建立时间和保持时间是时序分析的基石，路径分类帮你理清分析范围，时钟抖动和偏移则是实际设计中必须考虑的因素。把这些基础打牢，后面讲约束和优化的时候，你才能理解为什么这么做、怎么做。