2. FPGA开发环境搭建：Vivado/Quartus安装与配置、新建工程流程、IP核管理器的使用
说实话，很多初学者一上来就急着写代码，结果卡在环境搭建上半天动不了。我见过不少同学，软件装好了但工程建不对，最后跑仿真报一堆错，心态直接崩了。
这一章，咱们就把开发环境彻底搞定。不管是Xilinx的Vivado，还是Intel的Quartus，我都会带你走一遍。你想想看，工具都玩不转，还谈什么做项目？
核心要点：开发环境搭建是FPGA设计的第一步，也是最重要的一步。工具链配置正确，后续开发才能顺风顺水。
2.1 Vivado安装与配置
Vivado是Xilinx家的主力工具。我个人习惯用Vivado做Zynq和Artix系列的项目。安装过程其实不复杂，但有几个坑得注意。
2.1.1 系统要求
先看看你的电脑能不能跑得动。Vivado是个吃资源的家伙，尤其是综合和实现阶段。
| 项目 | 最低配置 | 推荐配置 |
|---|---|---|
| 操作系统 | Windows 10 64位 / Ubuntu 18.04 | Windows 11 64位 / Ubuntu 22.04 |
| 内存 | 8 GB | 32 GB以上 |
| 硬盘空间 | 60 GB（仅安装） | 120 GB（含IP库） |
| CPU | 4核 2.0 GHz | 8核 3.0 GHz以上 |
嗯，这里要注意：千万别在32位系统上装Vivado，装不上的。我曾经有个学员用32位Win7折腾了一下午，最后发现是系统不兼容。
2.1.2 安装步骤
- 下载安装包：去Xilinx官网下载Vivado HLx版本。建议选WebPACK版，免费且够用。
- 解压安装：双击xsetup.exe，选择“Vivado HL WebPACK”。
- 选择组件：勾选“Design Tools”和“Devices”。如果你用Zynq，记得勾选对应的器件库。
- 等待安装：这个过程大概30分钟到1小时，取决于你的网速和硬盘速度。
- 配置License：申请免费的WebPACK License，或者用你们公司的浮动License。
小技巧：安装路径不要有中文和空格。我习惯用 C:\Xilinx\Vivado\2023.1 这样的路径，清爽又不容易出问题。
2.2 Quartus安装与配置
Quartus是Intel（原Altera）家的工具。说实话，Quartus的安装比Vivado要轻量一些，但配置起来也有自己的门道。
2.2.1 系统要求
| 项目 | 最低配置 | 推荐配置 |
|---|---|---|
| 操作系统 | Windows 10 64位 | Windows 11 64位 |
| 内存 | 4 GB | 16 GB以上 |
| 硬盘空间 | 20 GB | 50 GB |
| CPU | 双核 1.5 GHz | 4核 2.5 GHz以上 |
Quartus对硬件要求相对低一些，但别高兴太早——综合大工程时，内存不够照样卡死。
2.2.2 安装步骤
- 下载安装包：从Intel官网下载Quartus Prime Lite版，免费且功能完整。
- 运行安装程序：选择“Quartus Prime (includes Nios II EDS)”。
- 选择器件支持：勾选你需要的器件系列，比如Cyclone V、MAX 10等。
- 完成安装：安装完成后，记得配置ModelSim或QuestaSim用于仿真。
注意：Quartus的License管理比较特殊。Lite版不需要License，但如果你用Pro版，得配置好License Server。我曾经在客户现场折腾了一上午，才发现是防火墙把License端口给封了。
2.3 新建工程流程
工具装好了，咱们来建个工程。这部分我带你走一遍，保证你以后闭着眼睛都能建。
2.3.1 Vivado新建工程
- 打开Vivado，点击“Create Project”。
- 输入工程名和路径。路径别用中文，切记。
- 选择“RTL Project”，勾选“Do not specify sources at this time”。
- 选择器件型号。比如我常用xc7z020clg484-1。
- 点击Finish，工程就建好了。
建好之后，你会看到Vivado的界面。左侧是Flow Navigator，所有操作都从这儿进。说白了，这就是你的控制台。
2.3.2 Quartus新建工程
- 打开Quartus，点击“New Project Wizard”。
- 输入工程名和路径。
- 选择“Empty project”。
- 添加设计文件（可以先不加，后面再添加）。
- 选择器件型号。比如我常用EP4CE6F17C8。
- 选择EDA工具设置（仿真工具、综合工具等）。
- 点击Finish。
我的习惯：建工程时，我会把源文件、约束文件、仿真文件分文件夹存放。比如 src/、constr/、sim/。这样工程大了也不乱。
2.4 IP核管理器的使用
IP核，说白了就是别人写好的功能模块。你直接拿来用就行，不用自己从头写。Vivado有IP Catalog，Quartus有IP Catalog，用法大同小异。
2.4.1 Vivado IP核管理器
在Vivado里，点击Flow Navigator中的“IP Catalog”。你会看到一堆IP核，从FIFO到DDR控制器，应有尽有。
举个例子，咱们要加一个FIFO IP核：
- 在IP Catalog里搜索“FIFO”。
- 双击“FIFO Generator”。
- 配置参数：数据宽度、深度、读写时钟是否同步等。
- 点击“Generate”生成IP核。
- 生成后，在工程中例化使用。
我在项目中遇到过一个问题：FIFO的深度设得太小，导致数据溢出。后来我习惯把深度设成2的幂次方，比如16、32、64，这样资源利用率也高。
2.4.2 Quartus IP核管理器
在Quartus里，点击“Tools” -> “IP Catalog”。界面和Vivado类似。
举个例子，加一个PLL IP核：
- 在IP Catalog里搜索“PLL”。
- 选择“ALTPLL”。
- 配置输入频率、输出频率、相位等。
- 点击“Generate”生成。
- 在顶层文件中例化。
避坑指南：我曾经在Quartus里生成PLL时，忘了勾选“Enable locked output”。结果PLL输出不稳定，仿真时一直报错。后来查了半天才发现是这个问题。所以，生成IP核时，一定要仔细看配置选项，别漏了关键信号。
2.5 本章知识体系
下面这张图，帮你理清本章的核心逻辑。说白了，就是工具安装 -> 工程搭建 -> IP核使用，三步走。
你看，整个流程其实很清晰。安装好工具，建好工程，再用IP核管理器快速集成功能模块。这三步走完，你就可以开始写代码了。
总结一下：环境搭建是FPGA开发的基石。别嫌麻烦，把每一步都走扎实了，后面才能跑得快。我见过太多人，工具没配好就急着写代码，最后debug的时间比写代码的时间还长。
好了，这一章的内容就到这儿。工具装好了，工程建好了，IP核也会用了。接下来，你就可以开始真正的串口通信设计了。