第二章：静态时序分析基础

各位同学，今天我们来聊聊静态时序分析。说实话，我刚入行那会儿，觉得STA就是个跑脚本的工具，跑完看个报告就完事了。直到有一次，我负责的一个芯片在post-sim阶段发现时序违例，折腾了两周才找到根因——从那以后，我才真正重视起STA的基础概念。

静态时序分析，说白了就是检查你的芯片能不能跑在目标频率上。它不像动态仿真那样需要输入激励，而是穷举所有可能的路径，计算信号从起点到终点需要多长时间。嗯，这里要注意：STA只检查时序，不检查功能。

2.1 STA的基本概念

静态时序分析的核心，就是回答三个问题：

• 信号什么时候到？—— arrival time
• 信号最晚什么时候必须到？—— required time
• 有没有余量？—— slack

如果slack是负数，说明时序违例了。我见过不少新手看到负slack就慌了，其实有时候是约束没写对。我个人习惯是先检查约束，再查路径。

你想想看，STA为什么叫"静态"？因为它不需要动态仿真，而是基于网表和时序库进行静态分析。这意味着它速度快、覆盖全，但缺点是不能检测功能错误。

2.2 时序路径类型

在STA中，我们把路径分成四类。我记得刚学的时候总是搞混，后来画了个图才理清楚。

这四种路径中，寄存器到寄存器是最常见的，也是我们优化的重点。我曾经在一个项目中，发现某条寄存器到寄存器的路径slack只有5ps，差点就违例了。后来通过调整逻辑级数和优化cell size才搞定。

2.3 建立时间与保持时间

这两个概念是STA的基石。说白了：

• 建立时间（setup time）：数据必须在时钟有效沿之前稳定下来的时间
• 保持时间（hold time）：数据必须在时钟有效沿之后保持稳定的时间

为什么会这样？因为setup和hold的检查方式不同：

嗯，这里有个容易混淆的地方：setup检查的是同一个时钟沿的下一周期，而hold检查的是同一个时钟沿。你想想看，setup关心的是数据能不能在下一个时钟沿之前准备好，而hold关心的是数据会不会在当前时钟沿之后被冲掉。

2.4 时序分析的流程

STA的流程其实不复杂，我总结为三步：

1. 读入数据：网表、时序库（.lib）、约束文件（.sdc）
2. 计算时序：工具自动计算每条路径的arrival time和required time
3. 生成报告：输出slack、违例路径、关键路径等信息

在实际项目中，我一般会先跑一遍STA，看看有没有明显的违例。如果有，先检查约束是否正确——我见过太多因为约束写错导致的"假违例"。

# 读入网表和库
read_verilog top_netlist.v
read_lib -liberty slow.lib

# 读入约束
read_sdc top_constraints.sdc

# 检查时序
report_timing -nworst 10 -path_type full
report_timing -delay_type min -nworst 10  # 检查hold

你可能会问，为什么要有slow.lib和fast.lib？因为芯片在不同工艺角下表现不同。slow.lib对应最差情况（温度高、电压低），用于检查setup；fast.lib对应最好情况（温度低、电压高），用于检查hold。

好了，关于STA的基础概念就讲到这里。记住：setup看的是能不能跑得快，hold看的是能不能跑得稳。两者缺一不可。