01
RTL设计概述
数字IC设计流程 · RTL在流程中的位置 · 目标与挑战
基础流程
02
RTL代码风格基础
命名规范 · 缩进对齐 · 注释规范
规范可读性
03
组合逻辑设计
always @(*) · 阻塞与非阻塞赋值 · 常见错误
组合赋值
04
时序逻辑设计
always @(posedge clk) · 同步/异步复位 · 寄存器建模
时序复位
05
状态机设计基础
Moore与Mealy · 三段式写法 · 状态编码
FSM编码
06
状态机设计进阶
不完全状态 · 锁存器 · 优化技巧
FSM优化
07
FIFO基础概念
FIFO作用 · 同步/异步 · 深度/宽度/空满
FIFO参数
08
同步FIFO设计（一）
架构 · 读写指针 · 空满判断
同步指针
09
同步FIFO设计（二）
RTL实现 · 仿真验证 · 常见问题
实现验证
10
异步FIFO设计（一）
跨时钟域 · 亚稳态 · 双锁存器同步
CDC亚稳态
11
异步FIFO设计（二）
格雷码编码 · 指针同步 · 空满判断
格雷码同步
12
异步FIFO设计（三）
RTL实现 · 仿真验证 · 深度优化
实现优化
13
FIFO深度计算
背靠背写入 · 最坏情况 · 深度公式
深度计算
14
FIFO应用场景
数据缓冲 · 跨时钟域 · 流水线平衡 · 带宽匹配
应用架构
15
RTL代码综合与约束
综合概念 · 时序约束 · 面积与速度
综合约束
16
RTL仿真基础
VCS/Modelsim/Verilator · testbench · 波形查看
仿真工具
17
RTL调试技巧
断言 · 波形分析 · 常见bug定位
调试断言
18
低功耗RTL设计
门控时钟 · 操作数隔离 · 多电压域
低功耗门控
19
可测试性设计（DFT）基础
扫描链 · BIST · 测试覆盖率
DFT测试
20
RTL代码复用与参数化
parameter/localparam · generate · 模块实例化
参数化复用
21
RTL设计中的同步与异步
同步设计原则 · 异步接口 · 握手协议
同步握手
22
FIFO的深度扩展
多级级联 · 动态配置 · 虚拟FIFO
扩展深度
23
FIFO的宽度转换
数据位宽匹配 · 字节序 · 跨宽度FIFO
宽度转换
24
FIFO的可靠性设计
ECC校验 · 冗余存储 · 自检机制
可靠性ECC
25
RTL代码质量评估
代码审查 · lint检查 · CDC检查
质量lint
26
RTL设计中的时钟域划分
多时钟域策略 · 边界处理 · FIFO角色
时钟域CDC
27
FIFO性能优化
流水线FIFO · 多端口 · 高速设计技巧
性能流水线
28
FIFO的FPGA实现
资源利用 · Block RAM · 原语
FPGABRAM
29
FIFO的ASIC实现
标准单元 · Memory Compiler · 面积优化
ASIC面积
30
综合项目实战
深度16宽度8异步FIFO · testbench · 验证报告
项目实战