扫描链设计实战：扫描链插入流程、时钟与复位信号处理、扫描链长度优化

说实话，扫描链设计是DFT里最基础也最核心的活儿。你想想看，一颗芯片几百万个触发器，要是没有扫描链，测试覆盖率根本没法看。我这些年经手过的项目，从28nm到5nm，扫描链这块踩过的坑真不少。今天咱们就聊聊实战中的那些事儿。

很多新手拿到RTL，第一件事就是跑DFT Compiler。我建议你先别急。先看看设计里有多少触发器，时钟域怎么划分的。我有个习惯，先手动画个草图，把扫描链的走向理清楚。

标准的插入流程大概是这样的：

嗯，这里要注意一点。工具自动插入的扫描链，不一定是最优的。我遇到过好几次，工具把跨时钟域的触发器串在一起，结果时序跑不过。所以，我一般会手动指定扫描链的分组。

核心要点：扫描链插入不是一键完成的。你得先理解设计，再动手。工具只是辅助，决策还得靠人。

时钟和复位，这两个信号在扫描模式下跟功能模式下完全不同。说白了，扫描链测试时，我们希望所有触发器都能被控制住。

时钟处理：

我记得有个项目，客户非要省一个测试时钟引脚。结果呢？功能时钟在扫描模式下被PLL锁相环的锁定信号给gate住了，扫描链死活跑不起来。后来加了个bypass逻辑才搞定。

复位信号处理：

警告：千万不要把复位信号直接接到触发器的异步复位端，然后在扫描模式下不管它。我曾经因为这个原因，导致扫描链测试时数据总是对不上，查了整整两天才发现是复位信号在作怪。

扫描链长度，说白了就是一条链上串了多少个触发器。链太长，测试时间就长；链太短，测试引脚又不够用。怎么平衡？

我一般遵循这几个原则：

你想想看，如果一条链上有3000个触发器，测试向量就得串3000个时钟周期才能把数据灌进去。要是芯片有100条这样的链，测试时间就太长了。所以，我一般会控制每条链的长度在1000左右。

小技巧：在插入扫描链之前，先用脚本统计一下每个时钟域有多少触发器。然后根据测试引脚的数量，算一下每条链应该放多少。这样心里有数，不会盲目相信工具的默认设置。

我曾经在一个项目中，扫描链插入后仿真一直报错。查了半天，发现是扫描使能信号（scan_enable）的时序有问题。扫描使能信号在功能模式下是低电平，扫描模式下是高电平。但切换的时候，如果时序没处理好，可能会导致触发器误动作。

我的建议是：

还有一个坑，就是扫描链的测试时钟。有些设计里，测试时钟是从功能时钟分频得来的。分频比不对，扫描链就跑不起来。我一般会单独给一个测试时钟引脚，省心。

下面这张图，是我自己总结的扫描链设计核心逻辑。你看一眼，基本就明白整个流程了。

这张图把扫描链设计的六个步骤串起来了。从设计分析开始，到优化迭代结束。中间任何一个环节出问题，都得回到前面重新调整。说白了，这就是个不断迭代的过程。

好了，扫描链设计实战这块，核心内容就这些。记住，多动手，多思考，别光靠工具。工具能帮你干活，但决策还得靠你。