时序路径：芯片的“交通路线图”

各位同学，咱们今天聊聊时序路径。说白了，时序路径就是数据在芯片里从A点跑到B点的路线。我刚开始学STA的时候，觉得这东西抽象得很，后来在项目中调了无数次时序违例，才真正理解——搞懂路径，你就抓住了时序分析的命门。

路径的三大件：起点、终点、组合逻辑

一条完整的时序路径，其实就三个部分：

• 起点：数据从哪里出发。通常是时钟触发的寄存器时钟端，或者输入端口。
• 组合逻辑：中间经过的与门、或门、多路选择器等等。说白了就是一堆门电路串在一起。
• 终点：数据最终到达哪里。一般是寄存器的数据输入端，或者输出端口。

举个例子，你想想看：

// 一个简单的路径示例
reg_a -> 组合逻辑（AND + OR + MUX） -> reg_b

这里reg_a的时钟端是起点，中间经过三级组合逻辑，最后落到reg_b的数据端。嗯，就这么简单。

路径类型：四种常见场景

实际项目中，路径类型主要分四种。我当年在做一个AI加速器项目时，每种都踩过坑，咱们一个一个说。

1. 输入到输出（Input to Output）

数据从芯片的输入引脚进来，经过一些组合逻辑，直接从输出引脚出去。这种路径没有寄存器缓冲，纯组合逻辑直通。

避坑指南：我曾经在一个接口设计里，输入到输出的路径延迟太大，导致芯片跟不上协议时序。后来我加了一级寄存器做流水，问题就解决了。所以这种路径，组合逻辑层数一定要控制，别超过3-4级。

2. 寄存器到寄存器（Reg to Reg）

这是最最常见的路径。数据从一个寄存器出发，经过组合逻辑，到达另一个寄存器。STA里90%的分析都在干这事。

说白了，你写的RTL代码里，always @(posedge clk) 之间的逻辑，最终都会映射成这种路径。

// 寄存器到寄存器路径示例
always @(posedge clk) begin
  if (rst) 
    b <= 0;
  else 
    b <= a + c;  // a来自前级寄存器，b是当前寄存器
end

3. 时钟到输出（Clock to Output）

时钟沿触发寄存器，数据从寄存器Q端输出，经过组合逻辑，到达芯片的输出引脚。这种路径决定了芯片输出数据相对于时钟的延迟。

我记得有一次做DDR接口，时钟到输出的时序要求特别严格。我反复调整输出缓冲器的尺寸，才把延迟压到规格内。嗯，这种路径往往和IO Pad的驱动能力有关。

4. 输入到寄存器（Input to Reg）

数据从输入引脚进来，经过组合逻辑，到达寄存器的数据端。这种路径的难点在于：输入信号的到达时间（input delay）通常由外部芯片决定，你没法控制。

一张图看懂路径结构

下面这张SVG图，把四种路径类型和它们的组成画在一起。你可以对照着看，一目了然。

路径分析的核心：延迟计算

搞清楚了路径的组成和类型，接下来就是算延迟。每条路径的延迟 = 起点到终点的总时间。STA工具会帮你算，但你要理解它怎么算的。

路径类型	起点	终点	关键延迟项
输入→输出	输入端口	输出端口	输入延迟 + 组合逻辑延迟 + 输出延迟
寄存器→寄存器	寄存器时钟端	寄存器数据端	时钟到Q延迟 + 组合逻辑延迟 + 建立时间
时钟→输出	寄存器时钟端	输出端口	时钟到Q延迟 + 组合逻辑延迟 + 输出延迟
输入→寄存器	输入端口	寄存器数据端	输入延迟 + 组合逻辑延迟 + 建立时间

实战中的路径思维

最后分享一个我的习惯。拿到一个新设计，我不会急着跑STA。我会先手动把关键路径画出来：

1. 找到所有跨时钟域的路径（这些最容易出问题）
2. 找到组合逻辑层数最多的路径（这些是性能瓶颈）
3. 找到输入输出路径（这些受外部影响大）

画完之后，心里就有底了。再跑STA，看到违例报告，你就能快速定位——是组合逻辑太深？还是时钟约束有问题？还是IO Pad驱动不够？

嗯，路径分析就是这么回事。说白了，就是搞清楚数据怎么走、走多久。后面咱们会深入每条路径的具体分析方法，到时候再细聊。