封装技术基础：从传统到先进，我走过的那些路
做芯片封装这行十几年了，每次跟新人聊封装技术，我总喜欢先问一个问题：你知道芯片是怎么跟外界“说话”的吗？
说白了，封装就是给芯片搭桥。让信号能出去，电源能进来，热量能散掉。今天这一章，我就带你看看这些“桥”是怎么建的。
传统封装：老手艺，但不过时
1. Wire Bond（引线键合）
这是最经典的封装方式。芯片正面朝上，用一根根金线或铜线，把芯片上的焊盘连到基板上。
我个人习惯把Wire Bond比作“绣花”。一根线一根线地焊，精度要求极高。我记得刚入行时，师傅跟我说：“这活儿，手抖一下就是几万块的损失。”
关键参数：
- 线径：通常 15-50 μm
- 间距：最小能做到 35-40 μm
- 频率：一般不超过 5 GHz
避坑指南：我曾经在项目中遇到过Wire Bond的弧高控制问题。弧高太低，容易跟芯片边缘短路；弧高太高，模塑时容易断线。建议控制在 150-200 μm 之间。
2. Flip Chip（倒装焊）
跟Wire Bond相反，芯片是“脸朝下”扣在基板上的。芯片上的凸点（Bump）直接跟基板焊盘对接。
你想想看，这样做的好处是什么？路径短了，性能自然就上去了。
我在做高速SerDes项目时，就吃过Wire Bond的亏。信号频率一高，那根金线就成了天线，串扰大得吓人。后来换成Flip Chip，问题迎刃而解。
| 对比项 | Wire Bond | Flip Chip |
|---|---|---|
| 互连密度 | 低（周边排列） | 高（面阵列） |
| 电性能 | 一般（引线电感大） | 优秀（路径短） |
| 散热 | 差（芯片背面散热） | 好（可通过凸点散热） |
| 成本 | 低 | 中高 |
先进封装：Chiplet时代的基石
嗯，这里要重点讲。因为Chiplet互连，全靠这些先进封装技术撑着。
1. 2.5D封装
说白了，就是在芯片和基板之间加一层“中介层”（Interposer）。这层东西通常是硅做的，上面可以走很细的线。
为什么需要它？因为芯片的I/O越来越密，传统基板已经走不通了。中介层就像个“交通枢纽”，把多个芯片的密集I/O重新分配到基板上。
典型结构：
- 芯片通过微凸点（Micro Bump）连接到中介层
- 中介层通过硅通孔（TSV）连接到基板
- 中介层线宽/线距：0.4-2 μm
2. 3D封装
这个更狠——直接把芯片叠起来。通过TSV上下连通。
我记得有个项目，客户要求把HBM和Logic芯片集成在一起。用2.5D封装，面积太大；用3D封装，散热又成问题。最后折中，用了3D堆叠HBM，2.5D并排放Logic。
注意：3D封装最大的坑是散热。我曾经见过一个3D堆叠的芯片，底层温度直接飙到120°C。后来加了热通孔（Thermal TSV）才压下来。
3. FOWLP（扇出型晶圆级封装）
这个技术很有意思。先把芯片“埋”进模塑料里，然后在上面重新布线。
好处是：没有基板，成本低，厚度薄。我做过一个IoT芯片的项目，用FOWLP封装，整体厚度不到0.5mm，客户非常满意。
4. InFO（集成扇出型封装）
台积电的看家本领。本质上就是FOWLP的升级版，但做得更精细。
InFO最大的特点是：可以在封装内部走很长的线，而且损耗很小。苹果的A系列芯片，从A10开始就用InFO了。
5. CoWoS（基板上晶圆上芯片）
这是台积电的另一个王牌。说白了，就是先把芯片放在中介层上（CoW），再把中介层放在基板上（oS）。
为什么这么绕？因为这样可以同时实现高密度互连和良好的散热。我参与过一个AI加速器项目，用了CoWoS技术，把7nm的Logic芯片和HBM2E集成在一起，带宽直接干到1TB/s以上。
知识体系总览
下面这张图，是我自己总结的封装技术演进路线。你看一眼，心里就有谱了。
我的选择建议
做项目选封装技术，我一般按这个逻辑来：
- 先看I/O数量：少于200个，Wire Bond够用；200-1000个，考虑Flip Chip；超过1000个，必须上先进封装。
- 再看性能要求：频率超过10 GHz，别犹豫，直接上2.5D或3D。
- 最后看成本：消费电子用FOWLP或InFO；高性能计算用CoWoS。
个人经验：我建议新手先从Wire Bond和Flip Chip入手。把这两个搞透了，再去看先进封装，你会发现很多概念都是相通的。
好了，这一章就到这里。封装技术这东西，光看书没用，得动手。下次有机会，我带你看看实际项目中的封装设计流程。