一、Chiplet概述：什么是Chiplet、为什么需要Chiplet、Chiplet与传统SoC的对比、Chiplet的市场驱动力
1.1 什么是Chiplet？——从一颗“大芯片”到一群“小芯片”
各位同学，咱们先聊聊Chiplet到底是什么。
说白了，Chiplet就是把一颗原本巨大的SoC芯片，拆成多个较小的、功能相对独立的芯片模块。每个模块就叫一个“Chiplet”。然后通过先进的封装技术，把这些小芯片拼在一起，最终形成一个完整的系统。
我打个比方你就明白了。传统SoC就像一个大厨房，所有功能——炒菜、切菜、洗碗——都在一个房间里完成。而Chiplet呢，就像把厨房拆成几个小房间：一个专门炒菜，一个专门切菜，一个专门洗碗。最后用走廊（也就是封装互连）把它们连起来。
嗯，这里要注意：每个Chiplet可以用不同的工艺制造。比如计算核心用7nm，I/O接口用28nm。这在传统SoC里是做不到的。
核心定义：Chiplet是一种将大型单芯片SoC拆解为多个小型芯片模块，并通过先进封装技术实现异构集成的方法论。
我在项目中遇到过一位客户，他们想把一颗AI加速芯片从12nm升级到5nm。如果做传统SoC，整个芯片都要重新设计，光掩模费用就上千万美元。后来我们建议用Chiplet方案——只把计算核心换成5nm，I/O和存储部分保持12nm。结果呢？性能提升了3倍，成本只增加了40%。这就是Chiplet的魅力。
1.2 为什么需要Chiplet？——三个绕不开的现实问题
你可能会问：传统SoC不是挺好的吗？为什么要搞这么复杂？
原因有三个，我一个个说。
1.2.1 摩尔定律变慢了
以前每18个月晶体管密度翻一番，现在呢？28nm到7nm用了快10年。先进工艺的研发费用越来越高，7nm芯片的掩模成本就超过3000万美元。你想想看，有多少公司能承受这个？
Chiplet的方案是：把不需要先进工艺的部分（比如I/O、模拟电路）用成熟工艺做，只有核心计算部分用先进工艺。这样整体成本就降下来了。
1.2.2 芯片面积太大，良率上不去
传统SoC越做越大，动不动就600mm²以上。这么大的芯片，晶圆上能切出来的数量少，而且缺陷率也高。我记得有个项目，芯片面积做到800mm²，良率只有30%多，简直是在烧钱。
拆成Chiplet后，每个小芯片面积小，良率高。就算某个Chiplet坏了，换掉它就行，不用整颗芯片报废。
1.2.3 异构集成需求越来越强
现在的系统需要同时处理计算、存储、模拟、射频等多种功能。这些功能对工艺的要求完全不同。数字逻辑要先进工艺，模拟电路要成熟工艺，射频要特殊工艺。传统SoC没法在一个工艺节点上同时满足这些需求。
Chiplet允许你把不同工艺、不同功能的芯片拼在一起。说白了，就是“各取所长”。
避坑指南：我曾经在一个项目中，为了追求极致的性能，把所有功能都塞进一个Chiplet里。结果散热问题搞不定，芯片温度直接飙到120°C。后来不得不重新拆分。记住：Chiplet不是拆得越碎越好，要根据功耗、带宽、成本综合权衡。
1.3 Chiplet与传统SoC的对比——一张表说清楚
我习惯用表格来对比这两种方案，这样更直观。
| 对比维度 | 传统SoC | Chiplet |
|---|---|---|
| 芯片面积 | 大（通常300-800mm²） | 小（每个Chiplet 50-200mm²） |
| 工艺选择 | 单一工艺节点 | 可混合多种工艺 |
| 设计复杂度 | 高，全芯片统一设计 | 中等，模块化设计 |
| 良率 | 低（大芯片缺陷率高） | 高（小芯片缺陷率低） |
| 成本（NRE） | 高（掩模费用昂贵） | 低（可复用已有Chiplet） |
| 性能 | 片内互连延迟低 | 片间互连有额外延迟 |
| 功耗 | 整体优化 | 需考虑片间接口功耗 |
| 灵活性 | 低，改版成本高 | 高，可单独升级某个Chiplet |
| 散热 | 集中散热 | 分散散热，但需考虑堆叠散热 |
从这张表能看出来，Chiplet在成本、良率、灵活性上有明显优势。但代价是片间互连会引入额外的延迟和功耗。所以不是所有场景都适合用Chiplet。
1.4 Chiplet的市场驱动力——谁在推动这场变革？
为什么Chiplet这两年突然火起来了？我总结了几点驱动力。
1.4.1 成本压力是第一推手
先进工艺的研发费用已经高到离谱。7nm芯片的研发成本超过3亿美元，5nm更是超过5亿美元。全球能玩得起的也就台积电、三星、英特尔这几家。对于大多数芯片公司来说，用Chiplet方案可以大幅降低进入先进工艺的门槛。
1.4.2 数据中心和AI的算力需求
AI训练需要巨大的算力，一颗GPU或TPU的面积已经接近光刻机的极限。英伟达的H100芯片面积达到814mm²，几乎到了单芯片的物理极限。再往下走，只能靠Chiplet来扩展。
我记得2022年帮一个客户做AI加速器方案，他们要求算力达到1000TOPS。如果用单芯片，面积至少1000mm²，良率估计不到20%。最后我们用4颗Chiplet拼起来，每颗250mm²，良率直接干到80%以上。
1.4.3 生态标准的成熟
以前Chiplet最大的问题是缺乏统一标准。各家用自己的接口，互不兼容。现在好了，UCIe（Universal Chiplet Interconnect Express）标准已经推出，大家有了共同的语言。我建议你重点关注UCIe，它会是未来Chiplet互连的主流。
1.4.4 封装技术的进步
先进封装是Chiplet的基石。从2.5D的硅中介层，到3D的混合键合，封装技术让Chiplet之间的带宽越来越高，延迟越来越低。台积电的CoWoS、英特尔的EMIB、三星的I-Cube，这些都是Chiplet落地的关键。
注意：封装技术虽然进步很快，但成本依然不低。2.5D封装的成本大约是传统封装的3-5倍。所以做Chiplet方案时，一定要算清楚封装成本这笔账。
1.5 Chiplet知识体系总览
下面这张图是我画的Chiplet知识体系框架，帮你快速建立全局认知。
这张图把Chiplet的核心内容串起来了。从定义出发，到为什么需要它，再到与传统SoC的对比，最后落到市场驱动力和关键技术。后面的课程我们会逐一深入。
1.6 小结
这一章我们聊了Chiplet的基本概念。说白了，它就是一颗大芯片拆成多个小芯片，再用先进封装拼起来。这么做的好处是：成本低、良率高、灵活性强。但代价是片间互连会带来额外的延迟和功耗。
我个人觉得，Chiplet不是要完全取代传统SoC，而是给设计者多了一个选择。对于追求极致性能、成本敏感、或者需要异构集成的场景，Chiplet是很好的方案。但对于简单的、面积小的芯片，传统SoC依然有它的优势。
下一章我们会深入Chiplet的封装技术，聊聊2.5D和3D封装到底是怎么回事。
课后思考：你手头的项目是否适合用Chiplet方案？可以从芯片面积、工艺选择、成本预算三个角度去评估。如果面积超过400mm²，或者需要混合多种工艺，那Chiplet就值得认真考虑。