1. 时序分析基础：什么是时序违例？

做数字芯片后端设计，说白了就是在跟时间赛跑。你想想看，一颗芯片里几千万个触发器，每个都要在正确的时间点采样到正确的数据——这可不是件容易事。

我刚开始做后端那会儿，总觉得时序分析是前端该操心的事。直到有一次，一个项目流片回来，芯片在实验室里死活跑不到目标频率。老板站在我身后，那眼神我现在还记得。嗯，从那以后，我再也不敢轻视时序分析了。

时序违例，简单说就是信号没在规定时间内到达目的地。就像你赶高铁，车都开了你才到站台——这就是违例。

在芯片里，每个时钟周期都有严格的时间窗口。信号要么早到，要么晚到，只要超出这个窗口，芯片就可能采到错误的数据。我在项目中遇到过最头疼的情况：芯片在低温下能跑，高温下就崩了。查到最后，就是一条路径的时序违例在作祟。

核心要点：时序违例 = 信号到达时间 ≠ 期望到达时间

这两个概念，是时序分析的基石。我面试新人时，第一个问题往往就是它俩。

建立时间（Setup Time）：时钟有效沿到来之前，数据必须保持稳定的最短时间。

保持时间（Hold Time）：时钟有效沿到来之后，数据必须保持稳定的最短时间。

你可以把触发器想象成一个照相机快门。建立时间就是快门按下前，你要摆好pose；保持时间就是快门按下后，你不能马上动。pose没摆好（建立违例），或者动得太快（保持违例），照片都是糊的。

类型	定义	后果
建立时间违例	数据在时钟沿前到达太晚	采到上一拍的数据
保持时间违例	数据在时钟沿后变化太快	采到下一拍的数据

我的经验：建立违例通常跟频率有关，降频往往能解决。保持违例跟频率无关，是物理设计的问题，修起来更麻烦。

一条完整的时序路径，由三部分组成：

我习惯把时序路径想象成一条高速公路。起点是出发地，终点是目的地，组合逻辑就是中间的路段。路越长、弯越多，车跑起来就越慢。

注意：组合逻辑的级数不能太多。我个人建议控制在15级以内，超过这个数，时序就很难收敛了。

这个太基础了，但我还是想强调一下：

频率 = 1 / 时钟周期

比如时钟周期是10ns，频率就是100MHz。周期越小，频率越高，留给信号传输的时间就越短。

我曾经遇到一个项目，前端说目标频率是500MHz，也就是周期2ns。结果综合完后发现，最长的路径需要1.8ns，加上建立时间0.3ns，刚好2.1ns——违例了。最后只能跟前端商量，把频率降到450MHz才搞定。

为什么会这样？因为一条路径的延迟，必须满足：

时钟周期 ≥ 时钟偏斜 + 组合逻辑延迟 + 建立时间

这个公式，你最好刻在脑子里。

下面这张图，是我自己总结的时序分析核心框架。每次带新人，我都会先让他们看这个：

避坑指南：我曾经犯过一个低级错误——只分析了建立时间，忽略了保持时间。结果芯片在量产时，有5%的片子因为保持违例导致功能异常。从那以后，我每次跑STA都会把建立和保持的检查都打开，一个都不放过。

好了，这一章的内容就这些。记住：时序违例不是洪水猛兽，它只是告诉你——你的设计还有优化的空间。掌握了这些基础，后面我们才能谈怎么修。