2. 突发传输优化：突发长度与突发大小配置、地址对齐对性能的影响、Wrap与Incr模式选择
大家好，我是你们的芯片架构讲师。今天我们来聊聊AXI总线性能提升里，我个人觉得最“实在”的一个话题——突发传输优化。
说白了，AXI总线之所以快，很大程度上就靠这个“突发（Burst）”机制。你想想看，如果每次读写一个数据都要走一遍地址握手、数据握手，那效率得多低？突发传输就是一次地址握手，后面跟着一连串的数据传输。嗯，这里面的门道可不少。
核心观点：突发传输优化的本质，就是用最少的地址握手开销，搬运最多的有效数据。但配置不当，反而会“好心办坏事”。
2.1 突发长度与突发大小：一对“黄金搭档”
突发长度（Burst Length）和突发大小（Burst Size），这两个参数是绑在一起的。它们共同决定了单次突发传输的数据总量。
- 突发长度（AxLEN）：一次突发中传输的数据拍数。注意，AXI协议里，AxLEN = 实际拍数 - 1。比如AxLEN=3，代表4拍传输。
- 突发大小（AxSIZE）：每一拍传输的字节数。3’b011代表8字节，3‘b100代表16字节，以此类推。
总传输字节数 = (AxLEN + 1) * 2^(AxSIZE)
我在项目中遇到过一个问题：一个DMA控制器，配置了AxLEN=255（最大长度），AxSIZE=3（8字节），想一次搬2KB数据。结果总线响应时间变得极不稳定。为什么？因为从设备（Slave）的Buffer深度有限，根本接不住这么长的突发。
我的建议：不要盲目追求“长突发”。我个人习惯，对于普通的AHB-to-AXI桥接，突发长度控制在16拍以内（AxLEN=15）。对于高性能的DDR控制器，可以放宽到64拍。但一定要确认Slave的承受能力。
| 应用场景 | 推荐AxLEN | 推荐AxSIZE | 说明 |
|---|---|---|---|
| 低速外设（UART、GPIO） | 0~3 | 2（4字节） | 数据量小，避免占用总线太久 |
| 片上SRAM | 7~15 | 3~4（8~16字节） | 匹配SRAM的Burst访问特性 |
| DDR控制器 | 15~63 | 5~6（32~64字节） | 充分利用DDR的Page/Bank特性 |
2.2 地址对齐：性能的“隐形杀手”
地址对齐，说白了就是你的起始地址，能不能被突发大小整除。比如AxSIZE=4（16字节），那么起始地址必须是16字节对齐的（地址的低4位为0）。
如果不对齐呢？AXI协议是允许的，但代价很大。我曾经调试过一个视频处理模块，总线的实际带宽只有理论值的60%。查了很久，发现是Master发出的地址全是非对齐的。每次非对齐访问，总线都要额外插入“对齐周期”，甚至会把一次突发拆成多次。
避坑指南：我曾经在一个AI加速器项目中，为了省逻辑，让地址生成器直接累加。结果地址全是非对齐的。后来我加了一个“地址对齐检查”模块，在Master发出请求前，自动将地址向下对齐，并调整突发长度。性能直接提升了40%。
对齐规则很简单：
- 起始地址的低N位必须为0，其中N = log2(突发大小)。
- 例如：突发大小=8字节（3‘b011），N=3，地址的低3位必须为0（即8字节对齐）。
嗯，这里要注意：地址对齐不仅影响性能，还可能影响功能。有些Slave（比如某些FIFO接口）根本不支持非对齐访问，一旦遇到就会返回错误响应（RRESP=SLVERR）。
2.3 Wrap与Incr模式：选对“姿势”很重要
AXI支持三种突发模式：FIXED、INCR、WRAP。实际项目中，FIXED用得少（主要用于FIFO），我们重点看INCR和WRAP。
- INCR（递增模式）：地址依次递增。比如起始地址0x1000，突发大小16字节，那么地址依次是0x1000、0x1010、0x1020……
- WRAP（回环模式）：地址在一个“边界”内循环。比如起始地址0x100C，突发大小16字节，边界是0x1000~0x101F（32字节）。那么地址依次是0x100C、0x101C、0x1000、0x1010……
你可能会问：“什么时候用WRAP？” 我告诉你，Cache Line Fill就是最典型的场景。CPU的Cache Line通常是64字节，当发生Cache Miss时，需要从内存中取回整个Line。用WRAP模式，可以保证先返回CPU请求的那个字（Critical Word First），然后按顺序填满整个Line。这样CPU能尽早开始执行，减少等待。
个人经验：我设计过一个L2 Cache控制器，对WRAP模式做了特殊优化。当检测到WRAP突发时，我会提前预取下一个“边界”的数据。因为WRAP模式地址规律性极强，预取命中率非常高。这个优化让Cache Miss Penalty降低了约15%。
怎么选？
- 如果你要访问的是连续的内存区域（比如DMA搬运、帧缓冲读写），用INCR。
- 如果你要访问的是一个固定大小的“块”，并且希望从中间某个位置开始（比如Cache Line、Descriptor Ring Buffer），用WRAP。
- 如果你不确定，用INCR。INCR是通用性最强的模式。
2.4 知识体系：一张图看懂突发传输优化
下面我用一张SVG图，把这三个维度的关系串起来。你一看就明白了。
2.5 实战中的“组合拳”
光讲理论没意思。我分享一个实际案例：一个4K视频解码器，需要从DDR中读取参考帧数据。
优化前：
- 突发长度：AxLEN=7（8拍）
- 突发大小：AxSIZE=4（16字节）
- 地址：非对齐（因为视频宏块边界不总是对齐的）
- 模式：INCR
- 结果：实测带宽只有1.2GB/s，DDR利用率不到50%
优化后：
- 突发长度：AxLEN=31（32拍）
- 突发大小：AxSIZE=5（32字节）
- 地址：在Master内部做对齐处理，将非对齐请求拆分为“对齐头+对齐体+对齐尾”
- 模式：INCR（因为参考帧是连续存储的）
- 结果：实测带宽达到2.8GB/s，DDR利用率提升到85%
关键点：地址对齐的收益，往往比单纯增加突发长度更明显。因为非对齐会导致总线内部“撕裂”事务，产生额外的握手开销。先把对齐做好，再考虑拉长突发。
好了，关于突发传输优化，我就讲这么多。记住三个关键词：长度匹配、地址对齐、模式选对。把这三点吃透，你的AXI总线性能至少能上一个台阶。
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