01
AXI总线概述
发展历史 · AXI4/AXI4-Lite/AXI4-Stream协议族 · SoC互联与高速数据传输
基础协议族
02
AXI4-Lite接口信号详解
AWADDR/AWVALID/AWREADY · WDATA/WVALID/WREADY · BRESP/BVALID/BREADY · 读地址/数据通道
Lite信号
03
AXI4-Lite握手协议
VALID/READY握手机制 · 时序图分析 · 依赖关系与死锁避免
握手时序
04
AXI4-Lite从机设计实战 (Verilog)
状态机 · 地址译码 · 寄存器读写控制 · 仿真验证
从机Verilog
05
AXI4-Lite主机设计实战 (Verilog)
状态机 · 读写事务发起 · 超时处理 · 仿真验证
主机Verilog
06
AXI4-Full接口信号详解
突发传输信号 LEN/SIZE/BURST/LOCK/CACHE/PROT/QOS · 数据交织与ID管理
Full突发
07
AXI4-Full突发传输机制
FIXED/INCR/WRAP模式 · 地址计算与对齐规则
突发地址
08
AXI4-Full乱序传输与ID管理
多ID事务处理 · 完成顺序 · ID重映射策略
乱序ID
09
AXI4-Full从机设计实战 (Verilog)
支持突发读写的BRAM控制器 · 地址计算 · 数据对齐
从机BRAM
10
AXI4-Full主机设计实战 (Verilog)
DMA控制器 · 描述符链表管理 · 中断生成
DMA主机
11
AXI4-Stream接口信号详解
TVALID/TREADY · TDATA/TKEEP/TLAST/TUSER/TID/TDEST
Stream信号
12
AXI4-Stream数据包传输机制
包起始/结束标志 · 字节使能TKEEP · 用户自定义TUSER
数据包TKEEP
13
AXI4-Stream从机设计实战 (Verilog)
FIFO接口适配 · 数据包解析 · 背压处理
从机FIFO
14
AXI4-Stream主机设计实战 (Verilog)
数据包生成器 · 速率匹配 · 流量控制
主机生成器
15
AXI互联与Crossbar设计
AXI Interconnect架构 · 地址映射/路由 · 仲裁策略 · 时钟域同步
互联Crossbar
16
AXI性能分析
带宽计算 · 延迟分析 · 传输效率优化 · 关键路径时序
性能优化
17
AXI总线调试技巧
Vivado ILA抓取 · 协议违例检查 · 常见错误排查
调试ILA
18
AXI与DDR4控制器接口实战
MIG IP核配置 · AXI接口适配 · 读写时序验证 · 带宽测试
DDR4MIG
19
AXI与PCIe接口实战
XDMA IP核配置 · AXI4-Stream转AXI4-Full桥接 · 高速数据传输
PCIeXDMA
20
AXI与视频处理实战
VDMA IP核配置 · 帧缓存管理 · AXI4-Stream视频流处理
视频VDMA
21
AXI与网络接口实战
AXI Ethernet IP核配置 · 数据包DMA传输 · MAC层适配
网络Ethernet
22
AXI总线安全机制
TrustZone技术 · 安全/非安全隔离 · AXI PROT信号应用
安全TrustZone
23
AXI总线低功耗设计
时钟门控 · 电源域管理 · AXI低功耗接口(LPI)信号
低功耗LPI
24
AXI总线验证方法学
UVM验证框架 · AXI VIP使用 · 覆盖率驱动验证
UVM验证
25
AXI总线协议检查器设计
协议违例检测 · 时序违规报警 · 断言(Assertion)编写
检查器断言
26
多核处理器系统中的AXI互联
一致性总线ACE协议简介 · 缓存一致性 · 监听过滤
多核ACE
27
AXI总线在AI加速器中的应用
高带宽数据搬运 · 计算阵列配置 · 权重与激活传输
AI加速器
28
AXI总线在SDR中的应用
IQ数据流传输 · 多通道同步 · 实时处理
SDR软件无线电
29
AXI总线在自动驾驶SoC中的应用
传感器数据汇聚 · 异构计算互联 · 实时性保障
自动驾驶SoC
30
AXI总线项目实战
综合项目：基于AXI的神经网络加速器SoC · 系统集成 · 调试与性能优化
项目神经网络