01
AXI总线概述
AXI4、AXI4-Lite、AXI4-Stream协议介绍，总线架构与基本概念。
协议基础入门
02
AXI通道详解
读地址通道、读数据通道、写地址通道、写数据通道、写响应通道的信号与时序。
时序通道
03
握手协议
VALID/READY握手机制，依赖关系与死锁避免。
握手死锁
04
突发传输
AXI突发传输机制，FIXED/INCR/WRAP三种突发类型。
突发FIXEDINCR
05
数据对齐与窄传输
数据总线宽度与传输对齐，窄传输的字节使能信号。
对齐字节使能
06
AXI互连结构
点对点、共享总线、交叉开关（Crossbar）架构对比。
架构Crossbar
07
AXI地址映射与译码
地址区域划分，从设备选择逻辑，地址对齐要求。
地址译码映射
08
AXI仲裁机制
轮询仲裁、优先级仲裁、公平性保证。
仲裁优先级
09
AXI互连延迟与性能
传输延迟分析，流水线深度对吞吐量的影响。
延迟吞吐量
10
AXI4-Lite实战
轻量级控制总线设计，寄存器读写操作。
Lite寄存器
11
AXI4-Stream实战
流式数据传输设计，KEEP/LAST信号处理。
StreamKEEP
12
AXI4全功能接口实战
完整突发读写接口的RTL实现。
RTL全功能
13
AXI互连的Verilog实现
多主多从互连的RTL设计思路。
Verilog多主多从
14
AXI验证方法学
UVM验证组件搭建，AXI VIP的使用。
UVMVIP
15
AXI时序约束
综合时序约束，输入输出延迟约束。
时序约束
16
AXI协议检查器
协议违例检查，常见错误与调试方法。
检查器调试
17
AXI性能计数器
延迟、带宽、吞吐量的硬件测量方法。
性能计数器
18
AXI低功耗设计
时钟门控、电源域管理、Q-Channel接口。
低功耗Q-Channel
19
AXI一致性协议
ACE协议简介，缓存一致性基础。
ACE一致性
20
AXI互连的FPGA实现
Xilinx AXI Interconnect IP核使用。
FPGAIP核
21
AXI互连的仿真调试
VCS/Verilog仿真波形分析方法。
仿真波形
22
AXI死锁案例分析
循环依赖、资源竞争导致的死锁与解决。
死锁案例
23
AXI带宽优化
增加数据总线宽度、提高频率、流水线设计。
带宽优化
24
AXI延迟优化
关键路径优化，减少握手等待周期。
延迟关键路径
25
AXI多主设备调度
QoS机制，优先级与带宽分配。
QoS调度
26
AXI与DMA控制器集成
DMA引擎的AXI接口设计。
DMA集成
27
AXI与DDR控制器接口
DDR控制器AXI从接口时序匹配。
DDR时序匹配
28
AXI互连的硅后调试
芯片回片后的AXI总线调试方法。
硅后调试
29
AXI互连的自动化生成工具
使用Python/Perl生成AXI互连RTL。
自动化Python
30
AXI互连项目实战
从规格到验证的完整流程案例。
项目实战全流程