01
AXI总线概述
AXI4、AXI4-Lite、AXI4-Stream协议的区别与选型。
协议基础选型
02
时序约束基础
建立时间、保持时间、时钟偏斜、时钟抖动的基本概念。
STA基础
03
AXI读通道时序
ARVALID、ARREADY、RDATA、RVALID、RREADY的握手关系。
读通道握手
04
AXI写通道时序
AWVALID、AWREADY、WDATA、WVALID、WREADY、BVALID、BREADY的握手关系。
写通道握手
05
AXI时序约束实战
使用SDC约束AXI接口的输入输出延迟。
SDCIO约束
06
跨时钟域处理
AXI接口中的CDC同步器设计与约束。
CDC同步器
07
AXI总线时钟域分析
多时钟域下的路径约束与false_path设置。
多时钟false_path
08
AXI4-Stream时序约束
TVALID、TREADY、TDATA、TLAST的时序分析。
Stream握手
09
AXI4-Lite时序约束
地址通道与数据通道的独立约束。
Lite地址/数据
10
AXI总线时钟生成
PLL配置与时钟组约束。
PLL时钟组
11
AXI接口的input delay约束
从片外到片内的路径分析。
input delay片外
12
AXI接口的output delay约束
从片内到片外的路径分析。
output delay片外
13
AXI总线多周期路径
慢速设备与快速设备之间的multicycle约束。
multicycle慢速设备
14
AXI总线异步复位
复位信号的recovery与removal时间约束。
异步复位recovery
15
AXI总线同步复位
复位信号的时序分析与约束。
同步复位STA
16
AXI总线时钟门控
时钟使能信号的时序约束。
时钟门控使能
17
AXI总线数据对齐
非对齐访问的时序影响与约束。
对齐非对齐
18
AXI总线突发传输
burst长度与地址递增的时序关系。
突发burst
19
AXI总线乱序传输
out-of-order传输的时序挑战。
乱序OoO
20
AXI总线交织传输
interleaving传输的时序分析。
交织interleaving
21
AXI总线QoS
服务质量对时序的影响。
QoS服务质量
22
AXI总线低功耗接口
clock gating与power gating的时序约束。
低功耗clock gating
23
AXI总线调试接口
JTAG与AXI交互的时序约束。
调试JTAG
24
AXI总线仿真验证
时序仿真的激励与检查。
仿真验证
25
AXI总线时序收敛
STA报告分析与优化策略。
收敛STA
26
AXI总线物理层
PCB走线延迟与片上延迟的平衡。
物理层PCB
27
AXI总线协议检查器
时序违例的自动检测方法。
检查器违例
28
AXI总线与DDR控制器
DDR PHY的时序约束集成。
DDRPHY
29
AXI总线与PCIe
PCIe子系统的AXI时序约束。
PCIe子系统
30
AXI总线综合项目
从RTL到GDS的完整时序约束流程。
综合项目RTL2GDS