📚 课程目录第3章先进工艺设计规则分类与语义

3. 先进工艺设计规则分类与语义

在成熟工艺节点，DRC规则大多可以还原为“二维版图上两个几何边之间的距离或尺寸”。进入FinFET与GAA时代后，版图所描述的已不再只是平面形状，而是对三维器件结构的“投影式声明”：Fin的条数、栅极跨过Fin的位置、源漏外延的合并、栅极四周的包裹、纳米片堆叠的释放，都通过一组组规则被间接约束。因此，理解规则分类的关键，不是背规则名，而是理解每一类规则在三维结构中对应哪个物理量、由哪一步工艺能力决定、违反后会导致什么失效。

可以把先进节点DRC规则按“约束对象”分为七类：宽度/尺寸类、间距类、面积类、密度类、包围类、延伸类、对齐类。它们并非彼此独立，很多规则是同一物理约束在不同层次、不同方向上的投影。下面先给出整体语义关系，再逐类展开。

宽度与间距：从“线宽”到“器件参数”

宽度类规则约束单个几何的最小或最大尺寸。在FinFET中，最典型的是Fin宽度（Fin Width）和栅极长度（Gate Length）。Fin宽度直接决定沟道有效宽度与短沟道效应，因此先进节点通常把Fin宽度限制在一个很窄的窗口内，例如示例中可假设Fin宽度目标为6nm、允许范围5.5～6.5nm。栅极长度则决定沟道长度，规则会给出最小栅长，例如示例中最小栅长为16nm。注意这些数值是教学示例，实际值由具体工艺PDK决定。

间距类规则约束两个几何边之间的最小距离。Fin间距（Fin Pitch）决定标准单元的横向密度，栅极间距（Gate Pitch）决定纵向密度。在GAA中，纳米片之间的垂直间距（Sheet Spacing）同样属于间距规则，它影响栅极对沟道的包裹能力和寄生电容。间距规则往往与宽度规则耦合：当Fin宽度固定时，Fin间距越小，单位面积内的Fin数量越多，驱动能力越强，但寄生电容和工艺难度也越大。

面积与密度：可制造性的“统计约束”

面积类规则要求单个图形或孔的最小面积。例如接触孔（Contact）或通孔（Via）如果面积过小，刻蚀和填充可能不完整，导致开路或高阻。示例中可假设最小接触孔面积为0.002μm²。面积规则通常与宽度规则配合使用，防止出现“又细又短”的图形。

密度类规则则从统计角度约束版图。它要求在一定窗口（例如100μm×100μm）内，某一层图形的面积占比落在指定范围内，例如金属层密度目标为30%～70%。密度过低会导致CMP（化学机械抛光）碟形凹陷，密度过高则可能导致刻蚀负载效应。先进节点还会约束密度梯度，即相邻窗口之间的密度变化不能过大，否则会引起局部高度差，影响后续光刻聚焦。

包围、延伸与对齐：三维覆盖与套刻的语义

包围类规则描述一个图形必须被另一个图形覆盖的最小余量。在FinFET中，栅极必须包围Fin的顶部和两侧，规则会要求栅极在Fin方向上的覆盖量，例如示例中栅极对Fin的包围为2nm。在GAA中，栅极必须完全包裹纳米片，包围规则会转化为对纳米片端部与栅极边缘的距离约束。包围不足会导致源漏与沟道之间出现未受控区域，引起漏电。

延伸类规则描述一个图形超出另一个图形的长度。例如栅极延伸出有源区的最小长度，或源漏外延延伸出栅极边缘的长度。延伸不足会导致接触无法对准，延伸过长则会增加寄生电容。示例中可假设栅极延伸最小为8nm。

对齐类规则约束两个图形中心或边缘的对齐关系。在先进节点中，栅极与Fin的对中尤为重要。如果栅极偏离Fin中心，会导致器件两侧的驱动能力不对称，甚至一侧沟道无法开启。对齐规则通常以套刻偏差（Overlay）的形式给出，例如示例中栅极与Fin的中心偏差不超过1.5nm。在GAA中，纳米片与栅极的对齐同样关键，因为纳米片是堆叠的，任何一层偏移都可能造成包裹不均。

规则之间的耦合与签核判断

实际签核中，这些规则不是孤立检查的。一个常见的耦合场景是：为了满足密度规则，设计者增加了金属填充，但填充图形可能违反面积规则或间距规则；为了满足包围规则，设计者加宽了栅极，但可能违反栅极间距规则。因此，DRC签核需要理解规则之间的优先级和相互影响。

下面给出一个简化的规则检查示例，用于说明如何从版图参数判断是否满足规则。假设某FinFET标准单元中，Fin宽度为6nm，Fin间距为24nm，栅极长度为16nm，栅极对Fin的包围为2nm，栅极延伸为8nm，栅极与Fin中心偏差为1.2nm。检查过程如下：

规则检查示例（教学假设）：
Fin Width:      6.0 nm   ∈ [5.5, 6.5]      → PASS
Fin Pitch:      24.0 nm  ≥ 22.0            → PASS
Gate Length:    16.0 nm  ≥ 16.0            → PASS
Gate Enclosure: 2.0 nm   ≥ 2.0             → PASS
Gate Extension: 8.0 nm   ≥ 8.0             → PASS
Gate-Fin Align: 1.2 nm   ≤ 1.5             → PASS

如果其中某一项不满足，例如栅极与Fin中心偏差为1.8nm，则对齐规则失败。此时需要调整栅极位置或Fin位置，但调整可能影响间距规则和包围规则，因此需要迭代优化。在先进节点中，这种迭代往往借助EDA工具自动完成，但工程师必须理解每个规则背后的物理含义，才能判断哪些调整是合理的。

在阅读PDK规则文件时，建议把每条规则与三维结构中的物理量对应起来：宽度对应器件尺寸，间距对应密度与寄生，面积对应可制造性，密度对应CMP与刻蚀，包围/延伸/对齐对应覆盖与套刻。这样记忆比死记规则名更有效。

不同工艺节点、不同代工厂的规则数值差异很大，本文中的数值均为教学示例，不可直接用于实际设计。实际签核必须以对应PDK中的规则文件和runset为准。

总结来看，先进工艺DRC规则分类的语义可以归纳为：宽度和间距决定“器件能不能做出来且性能达标”，面积和密度决定“制造过程能不能稳定”，包围、延伸和对齐决定“三维结构能不能被正确覆盖和套刻”。在FinFET与GAA时代，这三组约束共同构成了从版图到硅片的完整可制造性签核体系。