1. 先进封装验证导入
先进封装（Advanced Packaging）是后摩尔时代延续系统性能提升的关键路径。当晶体管微缩逼近物理与经济极限时，业界把“如何把多颗芯片高效、高密度地连在一起”提升到与制程同等重要的位置。对验证工程师而言，这意味着工作对象从单一芯片的版图，扩展到包含中介层、硅通孔、微凸块、重布线层、封装基板的多层异构系统。理解这些技术的演进脉络，是掌握 Calibre 在封装验证中定位的前提。
从 2D 到 3D：封装形态的演进逻辑
传统 2D 封装把裸片贴装在基板上，通过引线键合或倒装焊引出信号，互连密度受基板线宽与焊球间距限制。2.5D 封装引入硅中介层（Interposer），裸片并排贴装在中介层上，中介层内部用 TSV（Through-Silicon Via，硅通孔）与多层 RDL（Redistribution Layer，重布线层）实现裸片间高密度互连，典型代表是 CoWoS（Chip on Wafer on Substrate）。3D 封装则把裸片垂直堆叠，用微凸块、混合键合（Hybrid Bonding）或 TSV 直接连接上下层，互连路径最短、带宽最高，典型代表是 HBM（High Bandwidth Memory）与 3D NAND 堆叠。
Chiplet（芯粒）是另一条重要路线：把大芯片拆成多个功能芯粒，用先进封装在封装内“重新组装”。它带来两个直接后果——芯粒可复用、良率更高；但芯粒之间的接口（如 UCIe、BoW）必须在封装层面完成物理连接与电气验证。InFO（Integrated Fan-Out）则属于扇出型晶圆级封装，用 RDL 在裸片外延伸出引脚，省去基板，厚度更薄、电性能更好，常见于移动与射频产品。
DRC/LVS 在封装中的角色变化
在单芯片时代，DRC 检查的是晶体管级版图的几何规则，LVS 比对的是版图与原理图网表的一致性。进入先进封装后，验证对象与规则体系都发生了迁移：
- DRC 的扩展：除芯片内规则外，还需检查中介层 RDL 线宽/间距、TSV 直径与深宽比、微凸块（µBump）直径与间距、凸块与 RDL 的对准余量、芯片边缘到凸块的禁布区、基板焊盘开窗等。这些规则往往由封装厂（OSAT）或代工厂以工艺设计套件（PDK）形式提供。
- LVS 的扩展：封装级 LVS 不再只比对单颗芯片，而是把多颗裸片、中介层、基板视为一个整体系统，验证跨芯片的连接关系——哪颗芯粒的哪个凸块连到中介层的哪条 RDL，再连到另一颗芯粒的哪个凸块，最终是否与封装原理图一致。
- 新增检查类型：天线效应、ESD 路径、电源/地网络完整性、热应力相关的几何约束，在封装语境下都需要纳入验证范围。
换句话说，封装验证的核心问题从“这颗芯片画得对不对”，变成“这个由多颗芯片、中介层和基板组成的系统，连得对不对、能不能造出来”。
Calibre 在封装验证中的定位与整体流程
Calibre 是业界主流的物理验证平台，其封装验证能力主要依托 Calibre 3DSTACK 与 Calibre xACT 等组件。Calibre 3DSTACK 专门处理多裸片堆叠场景，支持把不同来源的版图（芯片、中介层、基板）按封装装配关系组合，执行跨芯片的 DRC 与 LVS。它的关键价值在于：能够识别 TSV、µBump、RDL 等封装专属结构，并在统一的坐标系下检查它们之间的连接与间距。
一个典型的封装验证流程可以概括为：先准备各裸片与中介层的版图及对应 PDK 规则；再用封装装配文件（如 die stack 描述、凸块映射表）定义各层的相对位置与连接关系；随后运行 Calibre 3DSTACK 执行跨层 DRC/LVS；最后根据结果定位违规、修正版图或装配描述，迭代至收敛。下面这张图展示了从技术形态到验证流程的整体关系。
为什么必须用 Calibre 做封装验证
封装验证的难点在于“多来源、多坐标系、多规则体系”。一颗 Chiplet 可能来自不同设计团队，中介层由代工厂提供，基板由封装厂设计，三者的版图层名、单位、原点定义往往不一致。Calibre 3DSTACK 通过装配描述文件把这些版图统一到同一坐标系，再按各层对应的规则文件分别检查，最后汇总跨层连接结果。这种“分层规则 + 统一装配”的机制，是它区别于普通 DRC 工具的核心能力。