4. 高速叠层与阻抗设计
当SerDes速率进入10 Gbps以上，叠层不再只是“把信号层和地层排一排”的机械问题，而是决定通道损耗、阻抗一致性和眼图裕量的电气设计基础。本节围绕五个相互耦合的变量展开：材料选型、铜箔粗糙度、介质厚度、差分阻抗目标、单端阻抗与损耗预算。理解它们之间的定量关系，才能在叠层规划阶段就把损耗控制在预算之内，而不是等PCB回板后才发现插损超标。
一、材料选型：从Dk与Df开始
高速板材的核心参数是介电常数Dk和损耗因子Df。Dk决定信号在介质中的传播速度与单位长度延迟，也直接影响达到目标阻抗所需的线宽；Df决定介质损耗，是高频段插入损耗的主要来源之一。以常见材料为例：普通FR-4在1 GHz下Df约0.020，中损耗材料约0.008～0.012，低损耗材料约0.002～0.005，超低损耗材料可低至0.001～0.002。对于25 Gbps NRZ信号，其奈奎斯特频率为12.5 GHz，此时Df的差异会被显著放大。
材料选型不能只看Df，还要看Dk随频率的稳定性、玻璃布类型和批次一致性。普通E-glass布在编织节点处Dk不均匀，会造成差分对内的纤维 weave 效应，表现为相位偏斜和共模噪声。低损耗板材常采用扁平化或开纤布，配合更均匀的树脂体系，可减小这种局部Dk波动。选型时应向板厂索取叠层报告与Dk/Df频率曲线，而不是只接受一个标称值。
二、铜箔粗糙度：被低估的损耗源
导体损耗由趋肤效应主导。频率越高，电流越集中在铜箔表面，铜箔与树脂结合面的粗糙度会延长电流路径，等效增加表面电阻。工程上用粗糙度修正因子KSR表示，粗糙度越大，KSR越高，导体损耗越大。常见铜箔类型与粗糙度关系如下：
| 铜箔类型 | 典型Rz（μm） | 相对导体损耗 | 适用场景 |
|---|---|---|---|
| 标准HTE | 5～8 | 基准 | 低速、低成本 |
| 反转铜箔RTF | 2～4 | 降低约15%～25% | 10～25 Gbps |
| 超低粗糙度HVLP | 1～2 | 降低约30%～45% | 25～56 Gbps |
| 极低粗糙度HVLP2/3 | <1 | 降低约45%～60% | 56 Gbps及以上 |
需要注意的是，粗糙度越低，铜箔与树脂的附着力越差，压合可靠性风险越高。因此低粗糙度铜箔通常需要配合专用树脂或表面处理工艺，选型时要与板厂确认可制造性，不能只按损耗最优选择。
三、介质厚度与阻抗目标
差分阻抗目标通常为85 Ω或100 Ω，单端阻抗常见50 Ω。对于差分对，阻抗近似与介质厚度成正比、与线宽和线间距成反比。在叠层规划中，介质厚度由半固化片（PP）和芯板（Core）的组合决定，而线宽由蚀刻能力决定。二者需要联立求解。
以100 Ω差分对为例，若采用Dk=3.7的低损耗材料，介质厚度H=0.10 mm，铜厚1 oz（约35 μm），通过场求解器可得到线宽约0.11 mm、间距约0.18 mm时接近100 Ω。若把介质厚度增加到0.15 mm，为维持100 Ω，线宽需增大到约0.16 mm，间距约0.25 mm。介质越厚，线宽越大，导体损耗越低，但过孔 stub 和层间串扰也会变化，需要综合权衡。
四、损耗预算：把插损拆到每一段
损耗预算的本质是把整个通道的插入损耗分配到各个组成部分，确保在奈奎斯特频率下总插损不超过协议或仿真给出的上限。以25 Gbps NRZ、奈奎斯特频率12.5 GHz、通道长度200 mm为例，一个合理的预算分配如下：
| 损耗来源 | 典型贡献（dB） | 说明 |
|---|---|---|
| 芯片封装与die | 1.5～2.5 | 由芯片厂提供 |
| 连接器与过孔 | 1.0～2.0 | 与stub长度强相关 |
| PCB走线介质损耗 | 4.0～6.0 | 由Df和长度决定 |
| PCB走线导体损耗 | 2.0～3.5 | 由粗糙度和线宽决定 |
| AC耦合电容与残桩 | 0.5～1.0 | 需优化焊盘与stub |
| 余量 | 2.0～3.0 | 工艺与温度波动 |
总预算通常控制在12～16 dB以内。若介质损耗和导体损耗合计超过8 dB，就需要考虑换更低Df材料、减薄介质、缩短走线或改用更低粗糙度铜箔。损耗预算不是一次性计算，而应随叠层迭代更新。
五、从叠层到可制造：实操检查点
完成上述计算后，需要把叠层方案交给板厂做可制造性确认。重点检查四项：第一，PP与Core的组合是否在板厂常备库存内，特殊厚度组合会拉长交期并增加成本；第二，线宽/间距是否在蚀刻能力范围内，例如0.09 mm以下线宽需要确认良率；第三，铜箔粗糙度与树脂体系的匹配性，HVLP铜箔需要配套低流胶PP；第四，阻抗测试 coupon 是否与主走线同层同结构，否则测试结果无法代表实际通道。
一个可执行的叠层检查清单如下：
- 目标阻抗：差分100 Ω ±10%，单端50 Ω ±10%；
- 材料：Df ≤ 0.005 @ 10 GHz，Dk 3.5～3.8；
- 铜箔：HVLP，Rz ≤ 2 μm；
- 介质厚度：H1 = 0.10 mm，H2 = 0.12 mm；
- 线宽/间距：W = 0.11 mm，S = 0.18 mm；
- 损耗预算：12.5 GHz下总插损 ≤ 14 dB，余量 ≥ 2 dB；
- 测试 coupon：每层差分对均放置阻抗测试结构。
总结来看，高速叠层设计的核心不是单一参数最优，而是在材料Df、铜箔粗糙度、介质厚度、阻抗目标和损耗预算之间找到满足协议裕量且可制造的平衡点。Df决定介质损耗下限，粗糙度决定导体损耗下限，介质厚度和线宽共同决定阻抗与损耗的分配，而损耗预算则是最终验收的量化标尺。把这五者放在同一张叠层图上联立考虑，才能避免“阻抗对了但损耗超了”或“损耗够了但阻抗偏了”的常见问题。