4. 通道拓扑与器件布局

PCIe通道的电气性能并不只由芯片的发送端和接收端决定。从CPU封装焊球到金手指、从连接器到插卡、从AC耦合电容到Retimer，每一段走线、每一个器件的位置都会改变阻抗不连续点的分布、插入损耗的斜率以及回波损耗的形态。本节讨论的是：在给定层叠和板材的前提下，如何通过拓扑与器件布局，把通道的损耗、反射和串扰控制在预算之内。

一、先建立通道的物理分段概念

一条典型的PCIe Gen4/Gen5下行通道，从CPU侧到端点设备侧，可以划分为以下几个物理段：CPU封装内走线（Package）→ 主板表层/内层走线（Breakout）→ AC耦合电容焊盘 → 主板长走线（Main Route）→ 连接器（Connector）→ 插卡走线（Add-in Card）→ 端点芯片封装。若链路较长或需要补偿损耗，还会在主板中段插入Retimer。

每个分段都有独立的插入损耗（IL）、回波损耗（RL）和阻抗容差。整条通道的损耗是各段损耗的叠加，但反射并不是简单相加——它取决于各不连续点之间的距离与信号上升时间的关系。当两个不连续点之间的走线延迟小于上升时间的一半时，它们的反射会部分抵消；反之则会叠加恶化。这就是布局影响性能的根本原因。

二、AC耦合电容的位置与焊盘设计

AC耦合电容在PCIe链路中用于隔离两端直流偏置，通常每对差分线放置两颗0201或0402封装电容。电容本身的位置和焊盘结构会引入两个问题：一是焊盘面积大于走线宽度，形成局部容性突变；二是电容体与焊盘之间的焊锡爬坡会进一步改变等效阻抗。

工程上的处理原则是：电容尽量靠近发送端放置。原因是发送端信号幅度大、眼图张开度高，对反射的容忍度相对更高；而接收端信号已经过通道衰减，任何额外反射都会直接压缩眼高。以Gen4为例，若把电容从靠近发送端移到靠近接收端，在8GHz处的回波损耗可能恶化3~5dB，眼高损失约8~12mV。

焊盘设计上，反焊盘（Anti-pad）直径应控制在走线宽度的2.5~3倍以内。例如走线宽度为5mil时，反焊盘直径不宜超过15mil。同时，电容焊盘下方的参考平面必须完整，不得有跨分割或开槽。若受限于布局必须换层，应在电容两侧各放置一对回流地过孔，间距不超过100mil。

三、Retimer的插入位置与两侧等长

Retimer的作用是对信号进行重定时和整形，它把一条长通道切成两段较短的通道。从损耗预算角度看，Retimer两侧各自独立计算损耗，每段都必须满足对应的通道规范。因此Retimer的位置应尽量使两侧损耗均衡，而不是简单放在中间。

假设主板走线单位损耗为0.35dB/inch（Gen4，8GHz），CPU到Retimer的封装加出线固定损耗为4.0dB，Retimer到连接器加插卡的固定损耗为5.5dB，总预算为28dB，Retimer自身插入损耗为3.5dB。则可用于主板走线的损耗为28 - 4.0 - 5.5 - 3.5 = 15dB，对应走线长度约15 / 0.35 ≈ 42.8英寸。若CPU侧走线为20英寸、连接器侧为22.8英寸，两侧损耗分别为7.0dB和8.0dB，均在各自预算内。若把Retimer放得过于靠近CPU，连接器侧走线过长，就可能超出该段预算。

此外，Retimer两侧的差分对长度差应控制在±5mil以内。Retimer内部通常有独立的均衡和时钟恢复电路，但过大的偏斜会消耗其偏斜补偿余量，导致误码率上升。在布局时，应优先保证Retimer到连接器这一段走线短而直，因为这一段通常经过金手指区域，阻抗控制难度最大。

四、连接器区域的布局要点

连接器是整条通道中阻抗最不连续的区域之一。金手指的宽度、厚度、间距以及插槽内的弹片结构都会造成阻抗台阶。布局上能做的优化包括：

• 连接器出线尽量在同一层完成，避免在连接器正下方换层；
• 出线区域参考平面保持完整，禁止在连接器投影区内做平面分割；
• 差分对之间保持足够的间距，通常建议≥5倍线宽，以降低串扰；
• 若必须换层，换层过孔应紧邻连接器焊盘，且伴随地过孔，减少回流路径断裂。

在实际项目中，连接器区域的插入损耗通常占整条通道的12%~18%。以Gen4为例，一个质量一般的连接器在8GHz处可能贡献4~5dB损耗，而优质连接器可控制在3dB以内。这个差异在眼图上的表现约为15~20mV的眼高差别，足以决定链路是否通过一致性测试。

五、CPU出线区域的特殊考虑

CPU封装内的走线损耗和出线区域的过孔结构是通道的起点，也是容易被忽视的部分。封装内走线通常很短，但过孔和焊球会引入明显的寄生电容。出线区域应尽量使用表层走线，减少过孔数量。若必须在内层出线，应保证过孔反焊盘尺寸一致，并在过孔附近放置回流地过孔。

另一个关键点是CPU出线区域的参考平面。很多设计会把CPU下方的电源平面作为参考，但电源平面在高频下的阻抗并不理想。更稳妥的做法是确保出线区域有完整的地平面作为参考，电源平面通过缝合电容与地平面保持低阻抗连接。

六、从布局到眼图的验证思路

布局完成后，可以通过三维电磁仿真提取各分段的S参数，再在通道仿真器中级联，得到整条通道的插入损耗和回波损耗曲线。判断标准是：在Nyquist频率处（Gen4为8GHz，Gen5为16GHz），插入损耗不超过规范限值，回波损耗不低于规范限值。若某一段超标，应优先调整该段的布局，而不是试图用均衡来补偿。

眼图验证时，应重点关注三个指标：眼高、眼宽和抖动。布局引起的反射通常表现为眼高压缩和眼图顶部/底部的塌陷；串扰则表现为眼图两侧的闭合。若眼高不足但眼宽尚可，多半是损耗或反射问题；若眼宽不足，则更可能是偏斜或串扰问题。通过这种对应关系，可以反向定位到具体的布局缺陷。

总结来说，通道拓扑与器件布局的核心逻辑是：控制不连续点的位置和数量，让反射在到达接收端之前尽可能衰减或抵消，同时把损耗均匀分配到各段，避免任何一段成为瓶颈。CPU出线要短、电容要靠发送端、Retimer要均衡两侧、连接器要同层出线——这四条原则贯穿了PCIe通道布局的始终。