4. 焊盘与引脚可测性设计

在DFM与制造可测性协同中，焊盘与引脚的可测性设计决定了ICT/FCT探针能否稳定接触、测试覆盖率能否达标，以及量产阶段误判率的高低。本节围绕四个核心参数展开：测试点尺寸、测试点间距、阻焊开窗、引脚可访问性，并说明它们在Allegro中的设置位置与检查方法。

一、测试点尺寸：探针接触的物理基础

测试点尺寸直接决定探针接触面积与接触电阻的稳定性。对于常见的弹簧探针（如100mil或75mil探针），推荐测试点直径不小于1.0mm（约40mil）；若使用50mil探针，测试点直径可缩小至0.6～0.8mm。过小的测试点会导致探针偏移时接触不良，表现为测试值跳动或开路误判。

在Allegro中，测试点通常以独立焊盘（Test Pad）或复用焊盘（Via/Pin）形式存在。设置路径为：Setup → Constraints → Physical，在Constraint Manager中为测试点网络指定专用Padstack。Padstack中需定义顶层焊盘直径、阻焊开窗直径、钻孔（若为过孔复用）。建议在Padstack Editor中创建命名规范的测试点焊盘，例如TP_1R0_CIRCLE，便于后续规则复用。

检查方法：使用Tools → Quick Reports → Testpoint Report，可列出所有测试点的焊盘尺寸、网络名、坐标。若发现尺寸小于规则值，需在Constraint Manager中设置Testpoint Size约束，并运行DRC验证。

二、测试点间距：探针夹具的排布约束

测试点间距需同时满足电气绝缘与探针夹具物理排布要求。对于100mil探针，中心间距建议不小于2.54mm；对于75mil探针，间距可缩小至1.91mm；50mil探针则允许1.27mm间距。若间距过小，相邻探针可能短路或无法同时下压。

在Allegro中，间距约束通过Constraint Manager → Spacing设置。可针对测试点网络创建Net Class，并设定Testpoint to Testpoint的最小间距。注意：若测试点位于BGA下方或高密度区域，需结合Package Keepout与Route Keepout检查探针是否与元件干涉。

实际检查时，可运行Tools → Testprep → Testpoint Check，Allegro会报告间距违规的测试点对。对于间距不足但无法移动的情况，可考虑改用小直径探针或调整夹具结构，但需在DFM评审中记录风险。

三、阻焊开窗：影响接触可靠性的关键细节

阻焊开窗（Solder Mask Opening）应比测试点焊盘单边大0.05～0.1mm，以确保探针接触时不会因阻焊残留导致接触不良。若开窗过小，探针可能压在阻焊层上，形成绝缘；若开窗过大，则可能引起相邻焊盘锡珠或短路风险。

在Allegro中，阻焊开窗由Padstack中的Soldermask_Top层定义。通常设置规则为：开窗直径 = 焊盘直径 + 2 × 0.075mm（示例值）。对于过孔复用测试点，需确保Soldermask_Top已正确开窗，且Pastemask_Top不开启（避免印锡）。

检查方法：使用Display → Color/Visibility打开Soldermask_Top层，目视检查所有测试点是否均有开窗。也可通过Tools → Reports → Solder Mask Report导出开窗尺寸列表，与规则值比对。

四、引脚可访问性：从封装到布局的协同

引脚可访问性指测试探针能否从PCB表面直接接触目标引脚或测试点。对于密间距元件（如QFN、BGA），引脚常被本体遮挡，需通过扇出过孔引出测试点。此时需关注：过孔是否盖油、测试点是否被元件压住、探针路径是否被高元件阻挡。

在Allegro中，可访问性检查依赖Placement → Testpoint与Package Geometry → Place_Bound_Top的配合。建议在布局阶段为每个需要测试的网络分配测试点，并确保测试点位于元件本体外或通过过孔引出。对于BGA，可在Via上直接定义测试点，但需确认阻焊开窗与探针直径匹配。

检查时，运行Tools → Testprep → Testpoint Check，Allegro会报告“Testpoint under component”或“Testpoint not accessible”等违规。若无法避免，需在DFM报告中标注并评估是否改用边界扫描或功能测试覆盖。

五、Allegro中的协同设置与检查流程

将上述四项参数整合到Allegro工作流中，建议按以下顺序操作：

1. 创建测试点Padstack：在Padstack Editor中新建焊盘，设置顶层圆形焊盘直径、Soldermask_Top开窗直径、无钻孔（或过孔复用）。命名如TP_1R0_CIRCLE。
2. 分配测试点：在Allegro中通过Place → Testpoint手动放置，或使用Tools → Testprep → Auto Assign Testpoints自动分配。自动分配时需指定允许的层、最小间距、是否允许过孔复用。
3. 设置约束：在Constraint Manager中创建Testpoint Net Class，设置Testpoint Size（最小焊盘直径）和Testpoint Spacing（最小中心间距）。
4. 运行检查：执行Tools → Testprep → Testpoint Check，查看报告中的违规项。常见违规包括：测试点间距不足、测试点被元件覆盖、测试点无阻焊开窗。
5. 修正与复核：根据报告移动测试点、调整Padstack或修改布局。修正后重新运行检查，直至无违规或所有剩余违规均已在DFM报告中记录并评估风险。

六、示例参数与判断依据

以下为一组教学示例参数（非实测数据），用于说明判断逻辑：

若检查中发现测试点间距为2.0mm，小于2.54mm规则值，则需评估是否改用75mil探针（间距要求1.91mm），或调整布局拉开间距。若无法调整，应在DFM报告中标注“间距不足，建议改用小探针或增加测试点”，并同步通知测试工程师确认夹具可行性。

七、常见问题与排障

问题1：测试点被阻焊覆盖。检查Padstack中Soldermask_Top是否定义，或是否误将测试点放在阻焊层下方。解决：在Padstack Editor中确认开窗尺寸，并在Allegro中打开Soldermask_Top层目视确认。

问题2：测试点间距DRC报错但无法移动。可尝试在Constraint Manager中为特定网络创建例外规则，或使用Region约束仅对局部区域放宽间距。但需在DFM评审中记录风险。

问题3：BGA下方测试点无法接触。检查测试点是否被BGA本体覆盖。解决：将测试点通过扇出过孔引至BGA外围，或使用BGA底部过孔开窗（需确认探针可伸入）。若均不可行，考虑用边界扫描替代。

焊盘与引脚可测性设计不是孤立环节，它需要与布局、布线、封装设计同步迭代。在Allegro中善用Constraint Manager与Testprep工具，可将可测性规则前置到设计阶段，减少后期改板成本。