3. Allegro SI仿真环境搭建

在Allegro生态中做DDR信号完整性仿真，第一步不是急着画拓扑或跑波形，而是把仿真环境搭对。环境搭错，后面所有结果都不可信。本节围绕三个工具入口（Sigrity、System SI、PCB SI）、一条标准仿真流程、库与模型管理、以及项目目录与配置要点展开，目标是让你能独立把一套可复用的DDR SI仿真工程建起来。

一、三个工具入口的定位与选择

Allegro平台下的SI仿真工具并非一个，而是按抽象层级分工：

• PCB SI（Allegro PCB SI / Sigrity PCB SI）：面向板级，直接读取.brd或转换后的数据库，适合做单板走线、过孔、端接的通道提取与眼图评估。DDR点对点或简单拓扑常用它。
• System SI：面向系统级，支持多板、封装、连接器、芯片模型联合仿真，适合DDR多颗粒、多Rank、含封装模型的场景。
• Sigrity（PowerSI / Speed2000 / SystemSI 等）：Sigrity是底层引擎集合，PowerSI做频域S参数提取，Speed2000做时域瞬态，SystemSI做系统链路。Allegro中的入口通常通过Sigrity菜单或独立Sigrity Suite调用。

选择原则：只做单板DDR走线验证，用PCB SI即可；需要封装+PCB+颗粒联合，用System SI；需要精确提取电源/地平面与走线耦合，用Sigrity PowerSI先提S参数再进时域。

二、标准仿真流程

无论用哪个入口，DDR SI仿真都遵循同一条主链：模型准备 → 拓扑搭建 → 激励设置 → 仿真执行 → 结果判读 → 迭代优化。下面把每一步落到可操作层面。

模型准备：需要IBIS模型（颗粒、控制器、端接器件）、封装模型（.mcm或S参数）、传输线模型（由叠层和走线参数生成）。IBIS文件必须与器件型号、速度等级、温度范围匹配，否则眼图会偏乐观或悲观。

拓扑搭建：在System SI或PCB SI中建立Controller → 走线 → 颗粒的链路。DDR3/DDR4常见Fly-by拓扑，需要设置分支长度、端接电阻、VTT电压。走线参数包括线宽、线距、层叠、介质Dk/Df、铜厚。

激励设置：DDR数据速率决定UI。例如DDR4-3200，UI=1/1600MHz=625ps。激励码型用PRBS或伪随机，写入/读取分别设置。控制器输出驱动强度、 slew rate按IBIS的Model Selector选择。

仿真执行：时域仿真设置时间步长，通常取UI/20～UI/50。频域提取设置扫频范围，DDR4一般0.1GHz～10GHz，采样点数保证分辨率。

结果判读：看眼高、眼宽、抖动、过冲、单调性。DDR4眼图模板由JEDEC规定，例如DDR4-3200的写眼图模板在接收端要求眼高≥一定mV、眼宽≥0.3UI左右（具体以JEDEC标准为准）。

三、库与模型管理

模型管理是环境搭建中最容易被忽视、却最影响复用性的环节。建议在项目根目录下建立统一模型库：

DDR_SI_Project/
├── models/
│   ├── ibis/          # 颗粒、控制器、端接IBIS
│   ├── package/       # 封装S参数或.mcm
│   └── txline/        # 传输线模型
├── boards/            # .brd或转换后数据库
├── sim/
│   ├── topology/      # 拓扑文件
│   ├── waveform/      # 激励与结果
│   └── report/        # 仿真报告
└── config/
    └── stackup.csv    # 叠层参数

IBIS模型导入后要检查：Model Selector是否覆盖所有工作模式、V-I曲线是否单调、V-t曲线是否与数据手册一致。封装模型若用S参数，注意端口定义与参考阻抗（通常50Ω），并确认S参数是否包含DC点，否则时域仿真会因外推产生误差。

四、项目目录与配置要点

配置要点集中在叠层、仿真精度、以及环境变量三处。叠层参数直接决定传输线阻抗和延迟，必须在仿真前与PCB实际叠层一致。仿真精度方面，时域步长过大会漏掉高频细节，过小则仿真时间不可接受，建议先做一次步长收敛测试：将步长减半，若眼高变化小于2%，则认为当前步长足够。

环境变量方面，Sigrity/System SI需要正确指向license服务器和模型搜索路径。常见配置项包括：

• SIGRITY_LICENSE_FILE：指向license.dat或端口@主机。
• CDS_LIB_PATH：模型库搜索路径，多个路径用分号分隔。
• 仿真临时目录：建议指向本地SSD，避免网络盘I/O瓶颈。

五、环境搭建的验证闭环

环境搭好后，不要直接上复杂DDR拓扑。先用一个已知的简单案例验证：单根传输线+理想端接，输入阶跃，观察输出延迟和过冲是否与理论值一致。理论延迟=长度×√(L×C)，过冲由阻抗失配决定。若仿真结果与手算偏差超过10%，说明叠层参数、模型或步长有问题，先修正再进入正式DDR仿真。

最后强调一点：环境搭建不是一次性动作，而是随项目迭代持续维护的资产。模型版本、叠层版本、仿真配置都应纳入版本管理，确保任何一次仿真结果都能追溯到当时的输入条件。这样，DDR SI仿真才具备工程可信度，而不是“跑出来好看”的演示。