3. 存储板系统架构规划
存储板系统架构规划的核心，是把“容量、带宽、成本”三个约束翻译成可落地的器件选型与拓扑结构。很多设计在原理图阶段看似正确，却在PCB布线或调试阶段暴露出通道数不足、电源域划分混乱、参考时钟抖动超标等问题，根源往往在于架构规划阶段没有把需求量化。本节从容量与带宽的估算入手，逐步推导颗粒选型、通道数确定、电源域划分和参考时钟规划，形成一套可执行的规划方法。
一、从容量与带宽需求推导颗粒与通道数
容量需求通常由系统功能决定。以一块典型的FPGA高速采集存储板为例，假设需要缓存8路ADC的采样数据，每路采样率250MSPS、位宽14bit，采集时长2秒，则原始数据量为：8×250M×14bit×2s≈56Gbit，即约7GB。考虑协议开销、乒乓缓存和余量，实际容量需求取10GB左右。这个数字直接决定了颗粒的总容量下限。
带宽需求则决定通道数与颗粒速率。上述场景中，写入带宽为8×250M×14bit≈28Gbps，加上读取回传和校验开销，峰值带宽需求约35Gbps。若选用x16位宽的DDR4颗粒，单颗在2400Mbps速率下单颗带宽为16×2400Mbps=38.4Gbps，理论上单颗即可满足，但实际设计中需要考虑总线效率（通常60%~75%）、刷新开销和读写切换，因此有效带宽约为理论值的65%，即约25Gbps，单颗不足。此时有两种方案：提高颗粒速率到3200Mbps，或增加通道数。若采用双通道、每通道一颗x16颗粒，总有效带宽约50Gbps，留有充分余量。
成本约束则在这两者之间做权衡。颗粒数量增加会带来PCB层数、布线难度和电源器件数量的上升。通常建议在满足带宽需求的前提下，通道数取2或4的整数倍，便于地址/命令总线拓扑对称，也便于Fly-by拓扑的阻抗控制。下表给出一个示例性的选型对照，帮助理解容量、带宽与成本之间的取舍关系。
| 方案 | 颗粒配置 | 总容量 | 理论带宽 | 有效带宽(约65%) | 成本与复杂度 |
|---|---|---|---|---|---|
| A | 1颗 x16 DDR4-2400 | 8Gb(1GB) | 38.4Gbps | 25Gbps | 低，但容量与带宽均不足 |
| B | 2颗 x16 DDR4-2400，双通道 | 16Gb(2GB) | 76.8Gbps | 50Gbps | 中，容量仍偏紧 |
| C | 4颗 x16 DDR4-3200，四通道 | 64Gb(8GB) | 204.8Gbps | 133Gbps | 较高，满足容量与带宽 |
| D | 8颗 x8 DDR4-3200，四通道 | 64Gb(8GB) | 204.8Gbps | 133Gbps | 高，布线密度大 |
从表中可见，方案C在容量、带宽和成本之间取得了较好的平衡。实际选型时还需确认FPGA或处理器支持的DDR控制器通道数、最大位宽和速率等级，避免出现“颗粒选好了但控制器不支持”的情况。
二、电源域划分原则
DDR4颗粒通常需要三组电源：VDD（1.2V核心）、VDDQ（1.2V IO）、VPP（2.5V激活）。虽然VDD与VDDQ电压相同，但二者噪声敏感度不同，建议在PCB上分开铺铜，通过磁珠或0Ω电阻单点连接，避免IO翻转噪声串入核心电源。VPP电流较小但要求稳定，可由LDO单独提供，避免与主电源共用开关噪声。
电源域划分还需考虑上电时序。DDR4要求VPP先于VDD建立，或至少同时建立，否则可能触发内部保护。实际设计中常用电源管理芯片的PGOOD信号做级联，确保VPP稳定后再使能VDD。此外，VREF（0.6V）可由VDDQ分压得到，但分压电阻需靠近颗粒引脚，并在VREF走线两侧包地，减少串扰。
三、参考时钟规划
DDR4的参考时钟为差分100MHz（部分器件支持133MHz），其抖动指标直接影响数据眼图。规划时需注意三点：第一，时钟源应选择专用时钟芯片或FPGA的差分时钟输出，避免使用普通晶振加分立门电路；第二，时钟走线应远离DDR数据线和电源开关节点，必要时采用地屏蔽；第三，若多通道共用同一时钟源，需采用扇出缓冲器，并保证各支路等长，偏斜控制在5ps以内。
对于四通道方案，建议使用一颗时钟缓冲器将100MHz差分时钟扇出为四路，每路对应一个通道。缓冲器的输出抖动应小于0.5ps RMS，否则会吃掉链路裕量。若FPGA内部PLL可生成低抖动时钟，也可由FPGA直接输出四路差分时钟，但需确认PLL的输出抖动指标和引脚支持情况。
四、规划成果与检查清单
完成上述规划后，应形成一份可交付的架构规划表，至少包含以下字段：颗粒型号与位宽、通道数、每通道颗粒数、总容量、目标速率、理论带宽、有效带宽估算、电源域数量与电压、参考时钟频率与抖动要求。这份表格是后续原理图设计和PCB布局的直接输入。
示例：四通道DDR4存储板架构规划表
颗粒型号 : MT40A1G16 (x16, 1Gb)
通道数 : 4
每通道颗粒数 : 1
总容量 : 4 × 1Gb = 4Gb (512MB) ← 若需8GB需换用2Gb颗粒或每通道2颗
目标速率 : DDR4-3200
理论带宽 : 4 × 16 × 3200Mbps = 204.8Gbps
有效带宽估算 : 204.8 × 0.65 ≈ 133Gbps
电源域 : VDD 1.2V / VDDQ 1.2V / VPP 2.5V / VREF 0.6V
参考时钟 : 100MHz 差分，抖动 < 1ps RMS
需要特别说明的是，上表中的容量计算仅为示例。若实际容量需求为8GB，则需选用2Gb或4Gb颗粒，或每通道放置2颗x16颗粒。此时通道数不变，但每通道负载增加，需重新评估Fly-by拓扑的阻抗和时序。规划阶段应把容量、带宽、成本三者的约束写成明确的数值边界，而不是模糊的“尽量大”或“尽量便宜”，这样才能在后续设计中做出可验证的决策。
架构规划不是一次性工作，而是随着容量需求、控制器资源和成本约束不断迭代的过程。建议在规划阶段就建立参数化的计算表，把颗粒位宽、速率、通道数、效率系数作为变量，快速对比不同组合的容量、带宽和器件数量，从而在早期锁定最优方案，减少后期返工。