1. 课程导入与Allegro工程链路全景

在硬件研发的真实节奏里，原理图画完、PCB走线结束，并不等于设计工作完成。真正决定一块板子能否顺利上线的，是评审是否把问题拦在了投板之前，以及交付给工厂的文件是否完整、可制造、可追溯。本课程围绕 Allegro 平台，把“设计评审”和“量产交付”这两件常被割裂的事情，放回同一条工程链路中来看。

先明确对象。Allegro 工程链路中的核心对象包括：原理图页与网络表、器件封装与焊盘、约束管理器中的电气与物理规则、PCB 布局布线数据、铜皮与平面、过孔与叠层、丝印与装配图、光绘与钻孔文件、贴片坐标与BOM。角色上，原理图工程师负责逻辑连接与器件选型，PCB 工程师负责布局布线与规则落地，评审专家关注可制造性与信号完整性，工艺与采购关注物料与产能，测试工程师关注可测性与治具。交付物则分为三类：设计源文件（.brd、.dsn、约束文件）、生产文件（Gerber、钻孔、坐标、BOM）、评审记录（问题清单、整改闭环、签核版本）。

常见失败模式往往不是“不会画”，而是“链路断点”。例如：原理图与PCB网表不一致导致飞线错乱；封装焊盘与实物引脚编号错位，贴片后才发现；约束管理器里设了差分对，但实际走线未按规则等长；铜皮孤岛未处理，蚀刻后出现短路风险；Gerber 输出时层选错，阻焊开窗缺失；BOM 中某颗物料已停产，采购无法下单。这些问题在单点看是“小失误”，在链路看却是评审与交付脱节。

为了把这条链路讲清楚，下面用一张全景图把从原理图到生产文件的完整流程、关键检查点和典型失败模式串起来。图中横向是阶段，纵向是对象与交付物，红色标记表示该阶段最容易出问题的位置。

这张图不是要替代具体操作，而是建立一张“地图”。后续章节会逐段展开：原理图阶段如何做 ERC 与网络核对，封装阶段如何用 Padstack 和 Symbol 对齐实物，约束管理器如何设置线宽、间距、差分和等长规则，布局布线阶段如何检查铜皮、回流和丝印，评审阶段如何组织问题清单并闭环，输出阶段如何生成 Gerber、钻孔、坐标和 BOM 并做最终核对。

需要特别强调的是版本与冻结。Allegro 工程链路中，最隐蔽的失败往往不是技术错误，而是版本错乱：评审用的是 V1.2，工厂拿到的是 V1.1；BOM 改了物料但 Gerber 没重新输出；约束文件更新了但 PCB 未同步。因此，在链路中必须明确“冻结点”：原理图冻结、布局冻结、布线冻结、生产文件冻结。每个冻结点对应一次评审签核，签核后的版本才能进入下一阶段。