📚 课程目录第2章目标阻抗与电源噪声

2. 目标阻抗与电源噪声

PDN 优化的第一步不是选电容，而是把“允许的电源噪声”翻译成一个可计算、可验证的工程指标——目标阻抗。没有目标阻抗，去耦电容的容值、数量和布局都失去判据；有了目标阻抗，PDN 设计就从“凭经验堆电容”变成“按预算分配阻抗”。本节围绕目标阻抗的计算、电源噪声的来源与容限，以及如何从芯片手册和系统要求推导 PDN 设计指标展开。

一、目标阻抗的定义与计算方法

目标阻抗（Target Impedance，Z_target）是 PDN 在指定频率范围内允许呈现的最大阻抗。其物理含义是：当负载电流发生动态变化时，电源电压的波动 ΔV 不超过允许的噪声容限，而这一波动由 PDN 阻抗与电流变化共同决定。最常用的估算式为：

Z_target = ΔV_allowed / ΔI_transient

其中：
  ΔV_allowed  = 允许的电源电压波动（V）
  ΔI_transient = 负载瞬态电流变化量（A）

以一颗 1.0 V 内核电源的 FPGA 为例（以下为教学示例参数，非实测）：芯片手册要求内核电压容差为 ±3%，即 ΔV_allowed = 1.0 V × 3% = 30 mV。若该电源轨的最大瞬态电流阶跃为 2 A，则：

Z_target = 30 mV / 2 A = 15 mΩ

这意味着从直流到 PDN 需要有效去耦的最高频率（通常取数百 MHz 量级）范围内，PDN 阻抗都应低于 15 mΩ。注意 ΔV_allowed 的取值必须扣除稳压器本身的直流精度、纹波和负载调整率所占用的份额，不能把全部容差都留给瞬态噪声。例如若 VRM 的直流精度与纹波合计占用 1%，则留给 PDN 瞬态的预算只剩 2%，Z_target 应改为 1.0 V × 2% / 2 A = 10 mΩ。这是初学者最容易忽略的一步。

二、电源噪声的来源与容限分配

电源噪声并非单一来源，而是多个环节叠加的结果。按频段和物理机理，主要来源包括：

VRM 输出噪声：开关纹波、负载调整率误差、直流设定精度，主要影响低频段（DC～几十 kHz）。
PCB 平面与走线阻抗：铜箔电阻、平面电感、过孔电感，在几十 kHz～几 MHz 形成阻抗平台。
去耦电容的 ESL 与安装电感：电容自谐振频率以上呈感性，安装过孔和焊盘引入的寄生电感往往比电容本身 ESL 更大，影响几 MHz～几十 MHz。
封装与芯片内部：封装引线电感、片上电容、片内电源网格，影响几十 MHz～数百 MHz 以上。
同步开关噪声（SSN）与地弹：大量 I/O 同时翻转时通过公共阻抗耦合到电源/地网络。

这些噪声在频域上分段主导，因此容限分配也应分段进行。一个实用的做法是把总容差拆成“直流份额 + 低频交流份额 + 高频瞬态份额”，分别对应 VRM、板级去耦和封装/片内去耦的责任区。下图给出目标阻抗与各噪声来源频段、容限分配的对应关系，帮助建立“频段—阻抗—责任方”的整体视图。

三、从芯片手册与系统要求推导 PDN 设计指标

目标阻抗不能凭空设定，必须从两个方向收敛：芯片手册给出的电源容限，以及系统层面的工作条件。具体推导可按以下顺序进行。

第一步，查芯片手册的电源规范。 手册通常给出每个电源轨的标称电压、容差范围（如 ±3%、±5%）、最大电流和推荐的去耦方案。容差范围是硬约束，必须严格遵守。若手册同时给出纹波和瞬态要求，应取更严格者。

第二步，确定瞬态电流变化量 ΔI。 ΔI 不是平均电流，而是负载在最短时间内可能发生的电流阶跃。对于处理器内核，可参考手册中的最大电流斜率（dI/dt）或电源瞬态测试条件；对于 FPGA，可参考功耗估算工具给出的峰值电流与典型电流之差。若手册未直接给出，可用“最大电流的 30%～50%”作为保守估算，并在后续实测中修正。

第三步，扣除 VRM 与直流路径占用的容限。 将总容差拆分为直流份额（VRM 精度、纹波、负载调整率）和交流份额（PDN 瞬态）。只有交流份额才用于计算 Z_target。

第四步，确定 PDN 需要覆盖的最高频率。 该频率由芯片内部去耦的有效上限决定。若芯片内部已有足够的片上电容，PDN 只需覆盖到封装谐振频率以下；若片上电容不足，则 PDN 需覆盖更高频段，对电容 ESL 和布局要求更严。

下表给出一个多电源轨系统的 PDN 指标示例（教学示例，非实测），展示如何把手册容差和系统电流转化为各轨目标阻抗。

电源轨	标称电压	手册容差	VRM占用	瞬态预算	ΔI	Z_target
VCCINT (FPGA内核)	1.0 V	±3% (30 mV)	1% (10 mV)	2% (20 mV)	2.0 A	10 mΩ
VCCAUX	1.8 V	±5% (90 mV)	1.5% (27 mV)	3.5% (63 mV)	0.8 A	79 mΩ
DDR4 VDDQ	1.2 V	±4% (48 mV)	1% (12 mV)	3% (36 mV)	1.5 A	24 mΩ

从表中可见，内核电源虽然电压最低，但因瞬态电流大、容差紧，目标阻抗最苛刻（10 mΩ）；而辅助电源容差宽松、电流小，目标阻抗可达 79 mΩ。这种差异直接决定了两者在电容选型、数量和布局密度上的不同投入。

实用提示： 制定 PDN 指标时，建议同时记录“目标阻抗—频率范围—责任方”三要素。例如 VCCINT 的指标可写成：10 mΩ，DC～50 MHz，其中 DC～100 kHz 由 VRM 负责，100 kHz～10 MHz 由板级电容负责，10 MHz～50 MHz 由封装与片内电容负责。这样在后续仿真和实测中，一旦某频段超标，就能快速定位责任方。

常见误区： 把手册容差全部当作瞬态预算，忽略 VRM 直流精度和纹波占用；或直接用平均电流代替瞬态电流 ΔI，导致 Z_target 偏大、去耦不足。另一个误区是只关注低频阻抗，忽略电容 ESL 和安装电感在几十 MHz 处形成的阻抗峰——该峰往往才是噪声超标的真正原因。

综上，目标阻抗是连接“芯片容限”与“PDN 实现”的桥梁。计算时先确定 ΔV_allowed 和 ΔI，再扣除 VRM 占用份额，得到 Z_target；随后按频段把噪声来源与容限对应起来，明确各频段的责任方。这样制定的 PDN 设计指标才既有依据，又便于在仿真和实测中逐段验证。