1. 锁相环与频率合成器系统概述

锁相环（Phase-Locked Loop，PLL）是现代电子系统中最重要的基础模块之一。它的核心作用，是让一个受控振荡器的输出信号在频率和相位上与一个参考信号保持确定关系。围绕这一目标，PLL 同时承担了频率倍频、时钟净化、相位对齐、频率合成与调制等多种功能。对于无线通信、数据转换时钟、雷达与仪器仪表等系统而言，PLL 往往决定了整机的频率精度、相位噪声、杂散水平和切换速度。

一、PLL 的基本原理

一个最基本的整数分频 PLL 由四部分组成：鉴频鉴相器（PFD）、环路滤波器（Loop Filter）、压控振荡器（VCO）以及反馈分频器（÷N）。参考信号 REF_IN 送入 PFD 的一个输入端，VCO 输出经 ÷N 分频后送回 PFD 的另一个输入端。PFD 比较两路信号的相位差，输出与相位误差成比例的脉冲（UP/DOWN），环路滤波器将其平滑为控制电压 V_TUNE，驱动 VCO 改变频率。当环路锁定后，两路输入到 PFD 的信号频率相等、相位差恒定，于是有：

f_VCO = N × f_PFD
f_PFD = f_REF / R
f_OUT = (N / R) × f_REF

其中 R 为参考分频比，N 为反馈分频比。这个关系式是理解一切频率合成器的起点：改变 N（或 R），就能改变输出频率。整数分频 PLL 的 f_PFD 通常等于鉴相频率，因此频率分辨率等于 f_PFD；若希望分辨率很细，就必须降低 f_PFD，而这会同时抬高带内相位噪声并减慢锁定速度——这正是整数分频 PLL 的核心矛盾。

为解决这一矛盾，小数分频（Fractional-N）PLL 引入 Σ-Δ 调制器，使分频比在 N 与 N+1 之间快速切换，其时间平均值等于 N+α（α 为小数部分）。这样既可用较高的 f_PFD 获得低相位噪声和快锁定，又能得到远小于 f_PFD 的频率步进。代价是引入量化噪声与小数杂散，需要依靠 Σ-Δ 阶数、环路带宽和参考杂散抑制来权衡。

二、频率合成器的定义与分类

频率合成器是由一个（或少数几个）高稳定参考频率产生大量离散输出频率的系统。按实现方式，常见类型包括：

• 直接模拟合成：用混频、倍频、分频和滤波对参考频率做加减乘除，切换快、相位噪声好，但电路庞大、杂散多。
• 直接数字合成（DDS）：用相位累加器和查找表产生波形，分辨率极高、切换极快，但输出频率受限于 DAC 与时钟，杂散需仔细规划。
• 整数分频 PLL 合成：结构简单、杂散可预测，但频率分辨率与鉴相频率绑定。
• 小数分频 PLL 合成：分辨率细、鉴相频率高，是当前无线通信与时钟生成的主流方案。
• 混合方案：PLL 与 DDS 结合，或 PLL 加混频，兼顾细步进与低杂散。

选择哪一类，取决于系统对频率范围、步进、相位噪声、杂散、锁定时间和功耗的优先级排序。例如基站本振更看重相位噪声与杂散，测试仪器更看重分辨率与切换速度，而时钟树更看重抖动与多路输出的一致性。

三、ADI PLL 产品系列概览

ADI 的 PLL 与频率合成器产品线覆盖面很广，可按功能与性能大致分为几类：

选型时通常先看输出频率范围与 VCO 是否集成，再看归一化带内相位噪声、小数杂散、鉴相频率上限、锁定时间与接口（SPI 配置、寄存器数量）。ADI 提供 ADIsimPLL 等工具，可在设计早期对环路带宽、相位裕度、杂散和锁定时间进行仿真，减少反复试板。

四、典型应用场景

无线通信：收发机本振需要低相位噪声以降低 EVM，同时要求快速跳频与低杂散。以 5G 基站为例，本振相位噪声在 100 kHz 偏移处常需优于 −110 dBc/Hz，杂散低于 −70 dBc，这通常由小数分频 PLL 配合高鉴相频率实现。

时钟生成：高速 ADC/DAC 需要极低抖动的采样时钟。此时 PLL 更多扮演抖动衰减器角色，把参考时钟的抖动滤除，并产生多路相位确定的输出。JESD204B 系统还要求各转换器时钟与 SYSREF 严格对齐。

雷达系统：FMCW 雷达要求 chirp 信号具有高线性度和快速切换能力。PLL 需支持斜坡调制，并在扫频过程中保持相位连续，杂散与相位噪声直接影响测距与测速精度。

本章后续将围绕环路各模块的传递函数、噪声贡献与稳定性判据展开，逐步建立从指标到寄存器配置的完整设计链路。