3. 高速采集数据流的关键约束

在高速采集系统中，ADC 与 FPGA 之间的数据流能否稳定工作，并不取决于“时钟频率够不够高”这一单一因素，而是由一组相互耦合的时序约束共同决定。理解这些约束，是把“能跑起来”变成“长期稳定、可复现、可量产”的关键。本节围绕六个核心约束展开：建立/保持时间、数据有效窗口、源同步、时序余量、通道偏斜、确定性延迟与吞吐量匹配。

一、建立时间与保持时间：采样的物理底线

FPGA 的输入触发器在时钟有效边沿附近需要一个稳定的数据窗口。数据必须在时钟边沿到来之前提前稳定一段时间，称为建立时间（t_SU）；并在边沿之后继续保持一段时间，称为保持时间（t_H）。若数据在 t_SU 或 t_H 窗口内发生跳变，触发器可能进入亚稳态，输出既非 0 也非 1，或延迟不定，导致误码。

以 ADI 的 AD9250（14 位、250 MSPS）为例，其数据输出相对随路时钟 DCO 的建立/保持窗口在数据手册中以 t_SU/t_H 给出（典型值约数百皮秒量级，具体以手册为准）。FPGA 侧必须保证在 DCO 采样边沿处，数据已满足其内部触发器的 t_SU/t_H 要求。这里的关键是：ADC 的 t_SU/t_H 是“数据相对 DCO”的，而 FPGA 的 t_SU/t_H 是“数据相对 FPGA 内部时钟”的，两者之间还隔着 PCB 走线、IO 缓冲和时钟网络，必须统一到同一参考点计算。

二、数据有效窗口：可用采样区间

数据有效窗口（Data Valid Window）是指数据在 ADC 输出端保持稳定的时间区间。它由 ADC 的输出时序决定，通常等于一个数据周期减去数据跳变沿的不确定度（抖动、偏斜、上升/下降时间）。在 DDR 输出模式下，一个 DCO 周期内传输两位数据，有效窗口进一步被压缩。

数据有效窗口与建立/保持时间的关系可以这样理解：有效窗口是“数据本身有多稳”，建立/保持时间是“接收端要求多稳”。只有当有效窗口完全覆盖接收端要求的 t_SU+t_H 区间，并留有余量，采样才可靠。若有效窗口为 600 ps，而 FPGA 要求 t_SU+t_H=400 ps，则理论余量为 200 ps；再扣除 PCB 偏斜、时钟抖动和温度漂移，实际余量可能只剩几十皮秒，这就是高速设计必须做时序分析的原因。

三、源同步：时钟与数据同向传输

源同步（Source Synchronous）是指时钟由发送端（ADC）与数据一起发出，接收端（FPGA）用这个随路时钟去采样数据。相比系统同步（时钟由外部统一提供），源同步的优势是时钟和数据经历相似的路径，共模抖动和温度漂移被部分抵消，因此更适合高速接口。

但源同步也带来新问题：时钟与数据在 PCB 上的走线长度、负载、过孔数量不同，会产生通道间偏斜（Skew）。此外，DCO 的边沿与数据跳变沿的相对位置决定了采样点落在有效窗口的哪个位置。FPGA 通常提供 IDELAY/ODELAY 或 MMCM/PLL 相位调整，用于把采样点移到窗口中心。实际调试中，常用“眼图扫描”或“延迟扫描”方法：逐步调整 IDELAY 抽头，统计误码率，找到误码率最低的抽头区间，即采样窗口中心。

四、时序余量：把不确定性量化

时序余量（Timing Margin）是设计能否稳定的量化指标。对源同步接收，可写成：

余量 = 数据有效窗口 - (tSU + tH) - 通道偏斜 - 时钟抖动 - 温度/电压漂移

其中通道偏斜包括 PCB 走线偏斜、连接器偏斜、FPGA 内部 IO 偏斜；时钟抖动包括 DCO 输出抖动和 FPGA 时钟网络抖动。工程上通常要求余量不低于有效窗口的 20%～30%，否则量产时批次差异、温漂和老化都可能把余量吃光。若余量不足，可采取：缩短走线、等长匹配、降低数据速率、改用 DDR 转 SDR、增加 IDELAY 校准、或改用 JESD204B 等带弹性缓冲的串行接口。

五、通道偏斜：多通道并行的隐形杀手

在多通道采集系统（如 4 通道、8 通道同步采集）中，各通道的 ADC 数据到达 FPGA 的时间不一致，称为通道偏斜。偏斜来源包括：各 ADC 的 DCO 相位差异、PCB 走线长度差异、连接器引脚差异、FPGA 内部不同 Bank 的时钟网络差异。

通道偏斜直接影响多通道之间的采样同时性。若偏斜为 1 个采样周期（如 4 ns @250 MSPS），则通道间数据错位一个样本，后续做波束合成、相位差测量或相关分析时会产生系统性误差。处理方式：一是 PCB 等长布线，把偏斜控制在几十皮秒内；二是在 FPGA 内用可编程延迟逐通道对齐；三是利用 ADC 的同步引脚（如 SYNC/SYNCIN）做多芯片同步。判断偏斜是否可接受，可注入同一正弦信号到所有通道，比较各通道采样序列的相位差，若相位差对应的时延小于系统允许的通道间误差，则合格。

六、确定性延迟与吞吐量匹配

确定性延迟是指从模拟输入到数字输出（或从 ADC 到 FPGA 用户逻辑）的延迟是固定且可预测的，不随温度、电压、复位次数变化。对于闭环控制、雷达、相控阵等应用，延迟不确定意味着相位关系不可复现，系统无法校准。JESD204B 通过 SYSREF 和弹性缓冲实现确定性延迟；并行 LVDS 接口则依赖固定的 DCO 相位和固定的 IDELAY 抽头来保证。

吞吐量匹配是指 ADC 输出速率、FPGA 接口速率、内部处理速率和下游存储/传输速率之间的匹配。若 ADC 以 250 MSPS、14 位、DDR 输出，则数据率为 250M×14×2 = 7 Gbps（双沿），FPGA 的 ISERDES 必须能接收该速率；若内部处理只能跑 200 MHz，则需要用 FIFO 做跨时钟域缓冲，或降低抽取率。吞吐量不匹配的典型表现是 FIFO 溢出/下溢、数据丢点、或被迫降速运行。

七、工程判断与调试要点

在实际项目中，建议按以下顺序检查：第一，确认 ADC 数据手册给出的 t_SU/t_H 和有效窗口，换算到 FPGA 引脚处；第二，用 PCB 等长规则把通道偏斜控制在目标值内（例如 50 ps 以内）；第三，在 FPGA 中做 IDELAY 扫描，找到误码率最低的采样点；第四，计算时序余量，若不足则调整接口模式或速率；第五，验证多通道同步性和确定性延迟，用同一信号源注入各通道，比较相位一致性。

总结来看，建立/保持时间是接收端的硬性要求，数据有效窗口是发送端提供的可用区间，源同步决定了时钟与数据的相对关系，时序余量把各种不确定性量化，通道偏斜影响多通道一致性，确定性延迟和吞吐量匹配则决定系统能否长期稳定运行。这六个约束不是孤立的，任何一个恶化都会压缩整体余量。理解它们之间的耦合关系，才能在高速采集系统设计中做出正确的取舍。