1. 课程导入与系统全景

在讨论任何寄存器配置或时序约束之前，先把整条链路看清楚，是学习高速采集系统最省力的方式。ADI的高速采集方案通常由三部分构成：模拟前端与ADC、数字接口与时钟、FPGA接收与处理。模拟信号先经过放大、滤波、单端转差分等调理，进入ADC完成采样与量化；量化后的数据不再以并行总线形式输出，而是通过JESD204B/C、LVDS或串行LVDS等高速串行接口送出；FPGA则负责恢复时钟、对齐通道、解析帧结构，并把数据整理成可供后续算法使用的样本流。理解这条路径，等于拿到了后续所有章节的“地图”。

从数据流角度看，一次完整的采集过程包含几个关键环节。ADC内部先由采样保持电路在采样时钟边沿捕获模拟电压，再经流水线或SAR结构逐级量化，得到N位二进制码。以一款14位、250 MSPS的ADC为例，每个采样点输出14 bit，若采用双通道，则每时钟周期产生28 bit有效数据。这些数据在ADC内部被打包成帧，经串行器以数Gbps的速率发送。FPGA侧的SerDes接收差分信号，先做时钟数据恢复，再按JESD204B的帧、多帧结构解析，最后通过FIFO或AXI-Stream接口交给用户逻辑。整个过程中，采样时钟质量、接口链路误码率、通道间确定性延迟是三个最容易被忽视却最影响结果的因素。

FPGA在这条链路中扮演的角色，远不止“接收数据”这么简单。它同时承担四项职责：第一，物理层接收，通过SerDes和CDR从差分线上恢复出比特流；第二，链路层对齐，利用JESD204B的K码和SYSREF完成通道间确定性延迟对齐；第三，数据重组，把帧格式还原为按时间排列的样本，并处理多通道交织；第四，实时预处理，在数据进入DDR或处理器之前完成数字下变频、抽取、滤波或触发判决。这四项职责对应着后续章节中不同的技能点，也是调试时最常出问题的位置。

典型应用场景决定了链路参数的取舍。在雷达与电子战中，多通道相位一致性是核心，JESD204B的确定性延迟和SYSREF对齐直接决定波束成形质量；在医疗超声中，通道数多、单通道速率适中，更关注低功耗和小型化，串行LVDS仍有广泛应用；在5G通信与频谱监测中，瞬时带宽大，ADC采样率往往在1 GSPS以上，JESD204C的64b/66b编码和更高线速率成为必然选择；在工业数据采集中，采样率可能只有几十MSPS，但要求长期稳定和抗干扰，接口选型更偏向成熟可靠的方案。同一套FPGA接收框架，面对不同场景时，参数配置和调试重点会有明显差异。

为了让后续学习有明确的参照，这里给出一个贯穿课程的教学示例参数集，后续章节会反复引用：ADC选用14位、双通道、250 MSPS，JESD204B接口，每通道2条Lane，线速率5 Gbps，帧结构采用F=2、K=32，SYSREF频率为采样时钟的1/32。FPGA侧使用Xilinx Kintex-7或同级器件，SerDes参考时钟125 MHz，AXI-Stream数据位宽64 bit。这些参数不是唯一正确答案，但它们构成一个自洽、可复现的起点，便于在讨论帧解析、FIFO深度、时序约束时有一致的上下文。

本课程后续将沿着“链路基础→接口协议→FPGA实现→调试优化→系统综合”的顺序展开。第2至第5章建立ADC采样、量化噪声、时钟抖动与模拟前端的基础；第6至第12章深入JESD204B/C的帧结构、同步机制、确定性延迟和链路参数计算；第13至第20章进入FPGA侧，覆盖SerDes配置、JESD204B IP核使用、数据对齐、FIFO与AXI-Stream接口设计；第21至第26章聚焦调试手段，包括眼图观测、误码率测试、时序收敛和常见故障定位；最后几章以雷达、超声和通信接收机为例，完成从参数计算到系统验证的完整闭环。每一章都会围绕真实可操作的参数、代码或测量方法展开，而不是停留在概念层面。