2. 高速采集信号链基础

在高速采集系统中，ADC 并不是孤立工作的器件。从传感器或信号源到 ADC 数字输出之间，存在一条完整的模拟信号链：模拟输入前端负责把外部信号调整到 ADC 可接受的幅度与共模范围，抗混叠滤波器限制进入 ADC 的带外噪声，驱动放大器提供足够的驱动能力与低输出阻抗，参考电压决定量化基准，采样时钟的抖动则直接调制采样时刻。任何一环设计不当，都会让后级 FPGA 再强的处理能力也无法恢复已经丢失的信噪比与有效位数。

模拟输入前端：先看信号“长什么样”

设计前端的第一步不是选放大器，而是明确输入信号的幅度范围、频率范围、单端还是差分、源阻抗大小以及共模电压。以 ADI 高速 ADC 常见的差分输入为例，假设 ADC 满量程为 2 Vpp 差分，输入信号为 ±0.5 V 单端、源阻抗 50 Ω，则前端需要完成单端转差分、幅度放大 2 倍、共模电平搬移到 ADC 要求的 Vcm（例如 0.9 V 或 1.0 V）。

前端通常由无源 RC 网络、巴伦或差分放大器构成。无源前端结构简单、噪声低，但增益和共模调整能力有限；有源前端灵活，但会引入额外噪声和失真。实际选择时，应优先保证输入满量程利用率：若信号只用到 ADC 满量程的 50%，等效损失约 6 dB 动态范围。因此前端增益应尽量让最大信号接近但不超过满量程，同时留出约 1 dB 余量防止削顶。

抗混叠滤波：把带外噪声挡在采样之前

根据奈奎斯特采样定理，采样率 fs 下可无混叠表示的最高频率为 fs/2。任何高于 fs/2 的频率成分都会折叠回带内，形成无法区分的混叠信号。抗混叠滤波器（AAF）的任务就是在 ADC 输入前把 fs/2 以上的能量衰减到足够低。

工程上常用二阶或三阶 RC 低通加差分放大器构成 AAF。以 fs = 100 MSPS、目标通带 40 MHz、阻带从 50 MHz 开始为例，若要求 50 MHz 处衰减至少 40 dB，则二阶巴特沃斯滤波器在 50 MHz 处约衰减 12 dB，不满足要求；三阶约 18 dB，仍不足；需要四阶或采用更高阶有源滤波。实际设计中，ADC 输入端通常还有一个由采样电容和内部开关构成的采样网络，它本身会与外部 RC 形成低通，因此外部 AAF 的截止频率应结合 ADC 输入带宽一起计算，而不是单独看外部 RC。

驱动放大器：噪声、失真与建立时间的三重约束

驱动放大器位于 AAF 与 ADC 之间，其核心指标包括输入电压噪声密度、谐波失真、压摆率、输出阻抗和建立时间。对于 14 位、100 MSPS 的 ADC，若要求 SNR 优于 70 dB，则放大器等效输入噪声应低于约 10 nV/√Hz 量级，同时二次和三次谐波应低于 -80 dBc。

驱动放大器还必须能在 ADC 采样瞬间提供快速电流。ADC 内部采样电容在采样开关闭合瞬间会从外部网络抽取电荷，若放大器输出阻抗偏高或建立时间不足，采样电容上的电压来不及稳定，就会产生增益误差和失真。因此，放大器输出端通常串联一个小电阻（如 10～33 Ω）与 ADC 输入电容构成低通，同时隔离容性负载，但该电阻会与 ADC 输入电容形成极点，需确保其时间常数远小于采样周期。

参考电压：量化基准的稳定度决定绝对精度

ADC 的输出码与输入电压之比由参考电压 Vref 决定。若 Vref 存在噪声或温漂，输出码会随之波动。以 16 位 ADC、Vref = 2.5 V 为例，1 LSB 约为 38 μV。若 Vref 噪声为 10 μV RMS，则等效引入约 0.26 LSB 的噪声，虽不致命，但若 Vref 噪声达到 100 μV RMS，就会明显抬高本底噪声。

参考电压源应选择低噪声、低温漂、高电源抑制比的器件，并在 Vref 引脚附近放置足够大的去耦电容（如 0.1 μF 与 10 μF 并联），同时注意参考输入端的走线应短而宽，避免与数字信号平行走线。对于要求更高的系统，可采用外部低噪声基准加缓冲器的方式，而不是直接使用 ADC 内部参考。

时钟抖动：采样时刻的随机误差

采样时钟的抖动会使采样时刻偏离理想位置。对于输入正弦信号 Vin(t) = A·sin(2πf·t)，时间抖动 Δt 引起的电压误差约为 A·2πf·cos(2πf·t)·Δt。其等效信噪比限制为：

SNR_jitter = -20·log10(2π·f_in·σ_t)

其中：
f_in  = 输入信号频率（Hz）
σ_t   = 时钟抖动 RMS 值（s）

例如，输入 40 MHz 正弦波，时钟抖动 σ_t = 1 ps RMS，则 SNR_jitter ≈ -20·log10(2π×40e6×1e-12) ≈ 72 dB。若抖动增大到 10 ps，则 SNR_jitter 降至约 52 dB，即使 ADC 本身有 80 dB SNR，系统有效位数也会被时钟抖动严重限制。因此，高速采集系统中应使用低抖动时钟源，并通过时钟分配网络保持边沿陡峭、减少附加抖动。

把五项因素放在一起看

上述五个环节并非独立。前端增益不足会浪费 ADC 动态范围；AAF 阶数不够会让带外噪声折叠；驱动放大器建立时间不足会在采样瞬间引入误差；参考电压噪声会直接调制量化基准；时钟抖动则把采样时刻误差转换为电压误差。实际调试时，建议按以下顺序排查：先确认输入信号幅度与共模是否匹配 ADC 要求，再用频谱仪观察带内是否有混叠分量，接着检查驱动放大器输出在采样窗口内的建立波形，然后测量 Vref 引脚噪声，最后用相位噪声分析仪或示波器抖动测量功能评估时钟质量。

以 14 位、100 MSPS、40 MHz 输入为例，若 ADC 本身 SNR 为 74 dB，前端增益损失 3 dB，AAF 在 50 MHz 处仅衰减 20 dB，时钟抖动 2 ps，则系统实际 SNR 可能只有 62～65 dB，有效位数从 11.8 位降到约 10 位。这个例子说明：高速采集系统的性能上限由最弱的一环决定，而不是由 ADC 单独决定。