1. 课程导入与系统总览
在雷达、医疗超声、高速示波器、5G射频测试、工业视觉与粒子探测等场景中，模拟信号往往具有高带宽、高动态范围、多通道同步的特点。若仅依靠通用MCU或纯软件方案，采样率、通道数与实时性都难以满足要求。因此，工程上普遍采用“ADI高速ADC/DAC + FPGA”的协同处理架构：由ADI的模拟前端完成信号调理与高速量化，由FPGA承担高速数据接收、实时预处理、缓存调度与协议封装，最终把有效数据交给上位机或后端处理器。本课程围绕这一架构展开，从器件选型、接口时序、数据通路、时钟同步到系统联调，逐步建立可落地的工程能力。
一、典型系统架构：从模拟输入到数字输出
一个完整的ADI高速采集与FPGA协同处理系统，通常由五个层次构成。第一层是模拟前端，包括放大器、滤波器、巴伦或变压器耦合网络，负责把传感器或被测信号调整到ADC的输入范围，并抑制带外噪声。第二层是高速数据转换器，例如ADI的AD9680（14位、1 GSPS双通道ADC）、AD9208（14位、3 GSPS）或AD9081（集成DAC与ADC的混合信号前端），它们决定系统的采样率、分辨率和输入带宽。第三层是FPGA侧高速接口，常见形式包括JESD204B/C串行链路、LVDS并行接口和DDR LVDS，其中JESD204B/C因引脚少、速率高、支持多通道同步，已成为主流选择。第四层是FPGA内部处理链，包含物理层收发器、链路层解帧、通道对齐、数字下变频（DDC）、抽取滤波、数据打包与DMA搬运。第五层是系统控制与数据出口，通过PCIe、万兆以太网、SFP+或JESD204B回传，把数据送入主机、GPU或存储阵列。
二、核心指标：决定系统能力的关键参数
评估一套高速采集系统，不能只看“采样率”一个数字。工程上通常关注以下几组指标。第一组是转换器指标：分辨率（bit）、采样率（MSPS/GSPS）、输入带宽、信噪比（SNR）、无杂散动态范围（SFDR）和有效位数（ENOB）。例如AD9680在1 GSPS、170 MHz输入时，典型SNR约为65 dBFS，SFDR约为80 dBc，这些数值直接决定系统能分辨多小的信号、能容忍多强的干扰。第二组是接口指标：JESD204B/C的lane速率、lane数量、帧结构、确定性延迟，以及LVDS的位对齐与眼图余量。第三组是同步指标：多通道之间的采样时刻偏差、SYSREF建立保持时间、确定性延迟是否可重复。第四组是系统指标：FPGA内部数据吞吐率、DDR带宽、PCIe有效载荷、端到端延迟和功耗。这些指标彼此制约，例如提高采样率会增大JESD lane速率和FPGA功耗，提高分辨率会降低可用采样率，因此选型时必须先明确应用的第一优先级。
三、应用场景：不同需求驱动不同架构选择
在雷达与电子战中，系统需要宽带、多通道、低延迟，通常采用多片AD9208配合JESD204B，由FPGA完成数字波束形成和脉冲压缩。在医疗超声中，通道数可达64~256，单通道采样率约40~65 MSPS，更强调通道间一致性和低功耗，常用AD9675等集成AFE的器件。在高速示波器与测试仪器中，采样率可达10 GSPS以上，要求极低抖动时钟和深存储，FPGA负责触发判决与数据抽取。在5G射频测试与软件无线电中，AD9081等混合信号前端把ADC、DAC和DDC集成在一起，FPGA侧重点转向JESD204C链路和实时频谱处理。在工业视觉与粒子探测中，则更关注多板同步、触发分发和长时间稳定采集。可以看出，应用场景决定了通道数、采样率、同步精度和出口带宽的优先级排序。
四、学习路径：从器件到系统的递进路线
本课程按“器件—接口—FPGA—系统—联调”的顺序展开，建议按以下路径推进。第一步，理解ADI高速ADC/DAC的内部结构、模拟输入网络和时钟需求，能读懂数据手册中的关键指标和时序图。第二步，掌握JESD204B/C协议的分层结构、链路建立过程、SYSREF与确定性延迟机制，能配置ADC和FPGA两侧的JESD参数。第三步，在FPGA中实现高速数据接收、通道对齐、DDC/抽取滤波、数据打包和DMA搬运，理解时序收敛与跨时钟域处理。第四步，完成时钟树设计、多片同步、触发分发和电源完整性设计，使系统在硬件层面具备可重复性。第五步，通过实际采集数据评估SNR、SFDR、通道一致性和误码率，定位链路错误、时钟抖动和数据溢出等问题。每一步都对应可验证的工程产出，而不是停留在概念层面。
五、本课程将交付的能力
完成本课程后，读者应能够独立完成一套中等规模高速采集系统的方案设计：根据应用需求选择ADI转换器与FPGA型号，计算JESD204B/C的lane速率和帧参数，规划时钟与同步方案，编写FPGA数据通路与DMA控制逻辑，并通过实测指标判断系统是否达到设计目标。课程中会给出具体的参数示例、配置片段和判断依据，例如在1 GSPS、14 bit、双通道条件下，JESD204B采用4 lane、每lane 10 Gbps时的帧时钟与多帧结构如何计算，以及当链路误码率升高时应优先检查哪些环节。这些内容将帮助读者把零散的器件知识组织成可执行的系统工程方法。