2. 时钟抖动与相位噪声基础

在高速 ADC/DAC 系统中，采样时钟的“纯净度”往往比时钟频率本身更决定系统性能上限。抖动（Jitter）与相位噪声（Phase Noise）是描述同一物理现象的两种视角：抖动在时域描述采样时刻的随机偏移，相位噪声在频域描述载波两侧的噪声功率分布。理解二者的定义、分类与相互转换，是后续选择时钟芯片、设计环路滤波器和评估 SNR/EVM 的基础。

一、抖动的定义与分类

抖动指时钟信号实际跳变沿相对于理想位置的偏离。工程上常用三种度量：

• 周期抖动（Period Jitter）：单个周期长度相对理想周期的偏差，反映时钟周期的短期波动。
• 周期间抖动（Cycle-to-Cycle Jitter）：相邻两个周期长度之差，对锁相环稳定性敏感。
• 时间间隔误差（TIE, Time Interval Error）：每个跳变沿相对理想时间栅格的位置误差，是计算 ADC 采样误差最直接的量。

按统计特性，抖动分为随机抖动（RJ）和确定性抖动（DJ）。随机抖动源于热噪声、散粒噪声等高斯过程，其峰峰值随时间无界增长，只能用 RMS 值描述；确定性抖动有明确来源和上界，包括周期性抖动（如开关电源纹波耦合）、数据相关抖动（如码间干扰）和有界不相关抖动（如串扰）。总抖动 TJ 通常表示为：

TJ(BER) = DJ + α × RJ_RMS
其中 α 由目标误码率决定，BER=1e-12 时 α≈14

例如某 100 MHz 采样时钟，DJ=8 ps，RJ_RMS=0.5 ps，则 BER=1e-12 时 TJ≈8+14×0.5=15 ps。若只看 RMS 值会严重低估最坏情况下的采样误差。

二、相位噪声与抖动的转换

相位噪声 L(f) 定义为偏离载波 f 处 1 Hz 带宽内的单边带噪声功率与载波功率之比，单位 dBc/Hz。将相位噪声积分并转换，可得到 RMS 相位抖动：

φ_RMS = sqrt( 2 × ∫ 10^(L(f)/10) df )   [rad]
t_jitter,RMS = φ_RMS / (2π × f_clk)      [s]

积分区间通常取 [f1, f2]，f1 由观测时间决定（如 10 Hz 或 100 Hz），f2 由系统带宽决定（如 f_clk/2 或 ADC 采样保持带宽）。积分带宽选择直接决定抖动数值：同一时钟在 12 kHz–20 MHz 积分得到 100 fs，若扩展到 10 Hz–20 MHz 可能得到 300 fs。因此比较不同时钟芯片时，必须确认积分带宽一致。

三、积分带宽的选择原则

积分带宽不是随意选取的，它由系统实际工作条件决定。下限 f1 通常取 10 Hz 或 100 Hz，对应系统观测或校准的时间尺度；若系统有闭环频率跟踪，f1 可提高到环路带宽附近。上限 f2 的选取更关键：对于 ADC 采样时钟，f2 应取到采样保持电路的等效噪声带宽，通常为 f_clk/2 或更高；对于 DAC 输出，f2 应覆盖输出重建滤波器的截止频率。若 f2 取得过低，会遗漏高频抖动对采样时刻的贡献；取得过高，则可能把超出系统响应能力的噪声计入，导致过度设计。

实际工程中常用 12 kHz–20 MHz 作为默认积分带，这是源自 SONET/SDH 标准的习惯。但在高速 ADC 评估中，更推荐按 f_clk/2 截断，例如 1 GSPS 采样时钟积分到 500 MHz。若时钟芯片手册只给出 12 kHz–20 MHz 的抖动值，而系统实际带宽更宽，需要根据相位噪声曲线外推高频段贡献。

四、抖动对 ADC/DAC SNR 与 EVM 的影响

采样时钟抖动会在采样瞬间引入电压误差。对于输入正弦信号 Vin(t)=A·sin(2πf_in t)，由时钟抖动 t_j 引起的电压误差为：

ΔV = A·2πf_in·t_j·cos(2πf_in t)
SNR_jitter = -20·log10(2π·f_in·t_j,RMS)   [dB]

该式表明：输入频率越高、抖动越大，SNR 恶化越严重。例如 t_j,RMS=100 fs，f_in=100 MHz 时 SNR_jitter≈84 dB；f_in=1 GHz 时降至 64 dB。因此在高频采样系统中，时钟抖动往往成为 SNR 的瓶颈。

对 DAC 和通信系统，抖动还直接恶化 EVM。EVM 与相位抖动的关系近似为：

EVM_jitter ≈ 2π·f_in·t_j,RMS × 100%

例如 2.4 GHz 载波、t_j,RMS=200 fs 时，EVM_jitter≈0.3%，对应约 -50 dB。若系统要求 EVM<1%，则抖动预算需控制在 600 fs 以内。注意这里只考虑了时钟抖动贡献，实际 EVM 还包含量化噪声、非线性、IQ 不平衡等。

五、抖动预算分配示例

假设某 14-bit、1 GSPS ADC 用于 200 MHz 中频采样，目标 SNR≥70 dB。ADC 自身量化 SNR≈86 dB，热噪声与非线性使实际 SNR≈74 dB。若要求时钟抖动贡献不超过 0.5 dB 恶化，则抖动引起的 SNR 应≥77 dB。由 SNR_jitter=-20log10(2π·f_in·t_j) 反推：

t_j,RMS ≤ 10^(-77/20) / (2π×200e6) ≈ 71 fs

这意味着时钟链路总抖动需控制在约 70 fs 以内。若时钟芯片本身抖动为 50 fs，则需为缓冲器、电源噪声和 PCB 耦合预留约 20 fs 余量。实际设计中，应分别测量或估算晶振、PLL、时钟分配器和电源纹波引入的抖动，按平方和根合成：

t_total = sqrt(t_osc² + t_pll² + t_buf² + t_psu²)

若某一项明显占优，应优先优化该环节。例如开关电源纹波耦合到 VCO 控制端会产生周期性抖动，在相位噪声曲线上表现为离散杂散，此时应加强电源滤波或改用 LDO 供电。

综上，抖动与相位噪声是同一现象的不同描述，积分带宽决定了二者转换的数值。在高速 ADC/DAC 设计中，应根据实际输入频率和系统带宽选择积分区间，将总抖动预算分解到时钟链路各环节，并通过相位噪声曲线验证是否满足 SNR/EVM 要求。