3. ADI收发器时钟架构与频率合成原理
在ADRV9002、AD9361这类射频收发器中，射频本振（LO）并不是由外部直接送入的单一频率，而是由片内频率合成器根据参考时钟“生成”出来的。理解这条链路，是后续做频率规划、LO泄漏排查、相位噪声评估和校准的基础。本节围绕锁相环（PLL）、压控振荡器（VCO）、分频器与参考时钟路径，说明ADI收发器内部本振的生成机制。
一、参考时钟路径：一切频率的“标尺”
收发器的所有本振频率都锁定到一个参考时钟上，因此参考时钟的质量直接决定LO的频率准确度和相位噪声底。典型参考来源有三类：外部晶体（如40 MHz）、外部时钟芯片（如ADF4002/AD9528输出的DEV_CLK）、或基带处理器提供的参考。以AD9361为例，芯片有一个专用的XTALP/XTALN引脚，可接19～50 MHz晶体，也可由外部CMOS时钟经DCXO路径输入。
参考时钟进入芯片后，先经过参考分频器（R分频），把参考频率降到PLL鉴相器可接受的范围。AD9361的参考分频比R为1～63，ADRV9002的参考路径还包含一个可配置的参考倍频/分频级，用于把低频参考提升到鉴相器工作区间。参考路径上通常还有一个可编程的电荷泵电流和环路滤波器，它们共同决定PLL的环路带宽与锁定时间。
二、锁相环：把VCO“锁”到参考上
ADI收发器内部通常采用分数N（Fractional-N）PLL结构，核心由鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）和反馈分频器（N分频）组成。其工作过程是：PFD比较参考分频后的频率f_ref/R与VCO经N分频后的频率f_vco/N，输出与相位误差成比例的电流，经环路滤波器积分后变成VCO的调谐电压，使f_vco/N最终等于f_ref/R。锁定后满足：
f_vco = (f_ref / R) × N
f_LO = f_vco / D （D为后级LO分频比）分数N结构允许N取小数，例如N = 47.25，这样在参考频率较低时也能得到细密的频率步进。AD9361的LO步进可达Hz级，正是分数N调制器（Sigma-Delta Modulator）作用的结果。分数N带来的代价是杂散（Fractional Spur），需要通过Sigma-Delta阶数、环路带宽和参考频率的配合来压制。
三、VCO与分频器：覆盖宽频段的关键
单个VCO的调谐范围通常只有倍频程左右，而AD9361要覆盖70 MHz～6 GHz，ADRV9002覆盖30 MHz～6 GHz，因此必须采用“多VCO+多级分频”的方案。以AD9361为例，其内部有两个VCO核心，分别覆盖约6～12 GHz的不同子带，再通过LO分频器（D = 1、2、4、8…）向下分频，得到目标LO频率。选择原则是：优先让VCO工作在较高频段，再用分频得到低频LO，这样有利于相位噪声和杂散抑制。
VCO的调谐由粗调（Coarse Tune）和细调（Fine Tune）两级完成。粗调通过切换电容阵列把VCO频率拉到目标附近，细调由PLL环路电压连续控制。AD9361的校准流程中，VCO校准（VCO Cal）会在上电或温度变化时重新选择粗调码，确保VCO落在环路可捕获范围内。如果VCO Cal失败，PLL将无法锁定，表现为LO频率偏移或TX/RX本振失锁。
四、ADRV9002与AD9361的本振生成差异
AD9361采用“一个RX LO + 一个TX LO”的双合成器结构，RX和TX可独立调谐，支持TDD/FDD。其LO频率范围约70 MHz～6 GHz，通过两个VCO核心加LO分频实现。ADRV9002则更灵活：它支持每通道独立的LO，且集成了更宽的VCO调谐范围和更细的分数分频，LO范围可低至30 MHz。ADRV9002还支持外部LO输入模式，此时片内PLL可旁路，由外部信号源直接驱动LO端口，用于相噪要求极高的场景。
两者共有的关键点是：LO频率并非直接由VCO输出，而是经过LO分频器。这意味着同一个VCO频率可以对应多个LO频率，选择哪个D值需要在相噪、杂散和VCO调谐余量之间折中。一般规律是：D越小，LO相噪越好，但VCO需要工作在更高频段，调谐余量更紧张；D越大，VCO频率降低，调谐更容易，但分频器本身会引入额外的相噪和杂散。
五、实际配置中的观察点与判断依据
在配置LO时，通常需要关注以下几个可观测点：
- PLL锁定状态：AD9361可通过寄存器0x247读取VCO Cal和PLL Lock状态位。若锁定失败，先检查参考时钟是否存在、幅度是否满足要求。
- VCO校准码：粗调码应落在有效范围内。若接近边界，说明VCO调谐余量不足，需调整LO分频比或参考频率。
- LO泄漏与杂散：用频谱仪观察LO频点及其谐波、分数杂散。分数杂散通常出现在f_ref/R的偏移处，可通过调整Sigma-Delta阶数或环路带宽改善。
- 锁定时间：由环路带宽决定。带宽越宽锁定越快，但相噪和杂散可能变差。AD9361的典型锁定时间在几十微秒量级。