1. 课程导入与签核全景

芯片从 RTL 到可交付晶圆厂（Foundry）的 GDSII，中间要经过一条很长的“收敛链”。物理验证与流片签核（Sign-off）位于这条链的末端，它的职责不是“再跑一遍仿真”，而是用一套独立于设计实现的工具与规则，回答三个问题：版图是否可以被制造？制造出来是否还能按预期工作？在各种极端条件下是否仍然可靠？只有这三个问题的答案都被证据支撑，芯片才允许“tapeout”。

理解签核，先要理解它在流程中的位置。前端完成 RTL 与综合后，后端依次做布局规划（Floorplan）、标准单元放置（Placement）、时钟树综合（CTS）、布线（Routing），每一步都会产生新的几何与寄生信息。物理验证并不是最后才出现的一次性动作，而是从布局阶段就开始介入：早期做 DRC 预检、密度检查、天线检查，中期做 LVS 与 ERC，后期做寄生提取与时序/功耗/压降签核。越早发现问题，修复代价越低；等到 GDSII 冻结前才发现大量 DRC 违例，往往意味着返工甚至重新布线。

Cadence 的物理验证与签核工具链覆盖了从几何检查到电气性能确认的完整范围，可以按“几何—连接—寄生—时序—功耗—可靠性”这条主线来理解：

• Pegasus：新一代物理验证平台，支持 DRC、LVS、ERC、天线检查、填充（Fill）与密度检查，采用分布式与增量式架构，适合大规模 SoC 的快速迭代。
• Physical Verification System（PVS）：经典物理验证平台，与 Virtuoso 深度集成，常用于模块级 DRC/LVS 与交互式调试，是很多工艺厂规则 deck 的基准平台。
• Quantus：寄生参数提取工具，从版图几何与工艺堆叠信息中提取电阻、电容（RC），输出 SPEF 等格式，供时序与功耗分析使用。
• Tempus：签核级静态时序分析（STA）工具，读取 SPEF 与库文件，做建立/保持时间、串扰、片上偏差（OCV/AOCV/POCV）分析，输出时序签核结论。
• Voltus：功耗与电源完整性签核工具，做动态/静态压降（IR Drop）分析、电迁移（EM）检查与功耗计算，判断供电网络是否满足可靠性要求。

这五类工具不是并列关系，而是有明确的数据依赖：版图（GDSII/OASIS）与工艺规则进入 Pegasus/PVS 做几何与连接检查；通过后由 Quantus 提取寄生；寄生参数送入 Tempus 做时序、送入 Voltus 做功耗与压降。任何一环的输入版本变化，都会影响后续结论，因此签核必须按“版本冻结—逐级确认”的方式推进。

从图中可以看到，签核不是单点动作，而是一条有向的数据链。版图与规则先进入 Pegasus/PVS，确认几何合法、连接正确；通过后 Quantus 才提取寄生；寄生参数同时喂给 Tempus 和 Voltus，分别得到时序与电源完整性结论。任何一级不通过，都要回到版图或约束修改，再重新走一遍受影响的下游环节。这就是为什么签核强调“版本冻结”：如果版图在提取后又改了，之前的 SPEF、时序报告全部作废。

实际项目中，签核通常按阶段推进。布局完成后先跑 DRC 预检与密度检查，确认没有大面积违例；布线完成后跑完整 DRC/LVS/ERC，同时启动 Quantus 提取；提取完成后并行跑 Tempus 与 Voltus。以一个中等规模模块为例，假设布线后版图约 200 万实例，Pegasus 在 64 核机器上跑完整 DRC 约需数小时，Quantus 提取约需数小时，Tempus 全芯片 STA 约需数小时，Voltus 动态压降分析约需数小时。这些时间会随设计规模、规则复杂度和机器资源变化，实际排期要留出迭代余量。

签核的交付物清单是课程后续反复引用的基准，这里先建立整体印象。典型交付物包括：

对初学者来说，最容易混淆的是“验证”与“签核”的区别。验证可以发生在设计过程中，用快速模式、简化规则、局部检查来加速迭代；签核必须用最终版图、完整规则、签核级工具和签核级约束，结果要能代表真实制造与工作条件。换句话说，验证是过程手段，签核是最终结论。课程后续会分别展开 Pegasus/PVS 的规则与调试、Quantus 的提取配置、Tempus 的时序签核方法、Voltus 的压降与电迁移分析，以及如何把这些结论组织成一份可提交的签核包。

本节需要建立的核心认知是：物理验证与签核是芯片流片前的最后一道工程闸门，它用独立工具链对版图做几何、连接、寄生、时序、功耗与可靠性的逐级确认。Cadence 的 Pegasus、PVS、Quantus、Tempus、Voltus 分别覆盖这条链上的不同环节，数据按“版图→几何/连接→寄生→时序/功耗”的方向流动，最终汇聚为可提交 Foundry 的交付物清单。理解这条链的顺序与依赖，是后续所有签核操作的基础。