4. 采样保持电路设计与验证

采样保持电路（Sample-and-Hold, S/H）位于ADC模拟输入的最前端，其作用是在采样瞬间“冻结”输入电压，并在保持阶段向后续量化器提供稳定不变的电压。它的精度、线性度和建立速度直接决定整个ADC的有效位数。本节围绕采样开关、时钟馈通、电荷注入、保持电容选择四个核心问题展开，并在Virtuoso中完成搭建与仿真验证。

一、采样保持电路的基本结构

最常用的结构是“开关+保持电容”的电荷采样网络：输入电压 Vin 经采样开关 M1 对保持电容 Cs 充电，采样阶段开关导通，电容电压跟随输入；保持阶段开关关断，电容上的电荷被“锁住”，输出电压维持不变。理想情况下，采样时刻的电容电压等于输入电压，但实际电路中开关的非理想效应会引入误差。

采样开关通常用NMOS实现，也可用CMOS传输门以扩大输入范围。NMOS开关在输入接近电源电压时导通电阻急剧上升，导致采样线性度变差；CMOS传输门通过并联PMOS补偿，可在全摆幅内保持较低且较平坦的导通电阻。对于中高精度ADC，推荐使用CMOS传输门作为采样开关。

二、时钟馈通与电荷注入

时钟馈通是指时钟信号通过开关管的栅漏电容 Cgd 耦合到保持电容上。当CLK从高电平跳变到低电平时，开关关断，CLK的下降沿通过 Cgd 在 Cs 上产生一个电压跳变，其大小近似为：

ΔV_feedthrough ≈ ΔCLK × Cgd / (Cgd + Cs)

由于 Cgd 与 Cs 构成电容分压，增大 Cs 可以减小馈通误差。此外，采用CMOS传输门时，NMOS和PMOS的馈通方向相反，可部分抵消。

电荷注入是指开关导通时沟道中存储的电荷 Qch = WLCox(Vgs - Vth)，在开关关断瞬间从沟道释放，一部分流入 Cs，造成电压误差：

ΔV_inject ≈ Qch / (2Cs) = WLCox(Vgs - Vth) / (2Cs)

减小电荷注入的常用方法包括：使用CMOS传输门使NMOS和PMOS注入电荷相互抵消；采用dummy开关（虚拟管）吸收注入电荷；采用差分采样结构使注入成为共模量；增大 Cs 以稀释注入电荷的影响。

三、保持电容的选择

保持电容 Cs 的选择需要在多个指标之间折中：

• kT/C噪声：采样噪声功率为 kT/Cs，要满足目标信噪比，Cs 必须足够大。例如12位ADC、满摆幅2V、要求SNR≥74dB，则 Cs 至少需要约1pF以上。
• 建立速度：采样阶段 Cs 通过开关电阻 Ron 充电，时间常数 τ = Ron × Cs。要在半个采样周期内建立到目标精度，Cs 不能太大。
• 电荷注入与馈通：Cs 越大，注入和馈通引起的电压误差越小。
• 面积与功耗：Cs 越大，版图面积越大，驱动电路功耗也越高。

综合以上因素，对于10~14位、采样率1~10MS/s的ADC，Cs 通常取0.5pF~5pF。以 Cs = 2pF、Ron = 500Ω 为例，τ = 1ns，若采样周期为100ns，则约50个时间常数，建立误差可忽略。

四、在Virtuoso中搭建与仿真

在Virtuoso中搭建采样保持电路的典型流程如下：

1. 新建schematic，从analogLib库中调用nmos4、pmos4、cap、vpulse、vdc等器件。
2. 搭建CMOS传输门：NMOS和PMOS的源漏并联，NMOS栅接CLK，PMOS栅接CLK的反相信号。
3. 在输出节点对地接保持电容 Cs，并接一个理想缓冲器（vcvs）隔离负载。
4. 设置输入激励：Vin用正弦波，频率1MHz，幅度1V，偏置1V；CLK用脉冲源，频率10MHz，占空比50%。
5. 进行瞬态仿真（tran），仿真时间10μs，最大步长1ns。
6. 观察 Vout 波形：采样阶段应跟随 Vin，保持阶段应保持稳定。测量保持阶段的电压跳变和建立误差。

仿真中需要重点观察的指标包括：采样时刻的电压误差、保持阶段的电压跌落（droop）、开关关断瞬间的馈通跳变、以及输出建立到0.1%精度所需的时间。若发现馈通或注入过大，可尝试增大 Cs、改用CMOS传输门、或加入dummy开关。

五、验证要点与判断依据

采样保持电路的验证应围绕以下指标展开：

通过上述仿真与验证，可以确认采样保持电路是否满足目标ADC的精度和速度要求。若指标不达标，需回到开关尺寸、电容值、时钟边沿等参数进行迭代优化。