1. 课程导入与ADC/DAC设计全景
欢迎进入《Cadence Virtuoso ADC/DAC设计与验证》课程。在开始画第一根晶体管之前，我们需要先建立一张"全景地图"：ADC/DAC到底是什么、混合信号设计流程长什么样、Cadence Virtuoso在其中扮演什么角色、以及一个典型设计案例从需求到流片要经历哪些关键节点。本章不涉及具体电路细节，但会决定你后续29章的学习效率——因为只有知道自己在流程中的位置，才知道每一步该看什么、该验证什么。
1.1 学习目标：从"会画原理图"到"能交付可流片的混合信号模块"
本课程的目标不是让你记住某个运放的偏置公式，而是让你具备独立完成一个中等复杂度ADC或DAC模块从规格分解到版图验证的完整能力。具体来说，学完本课程后，你应当能够：
- 根据系统需求（如12位、50 MS/s、SNR≥68 dB）分解出ADC子模块的指标预算，包括采样保持、比较器、基准、时钟抖动等；
- 在Virtuoso中完成原理图设计、Symbol创建、层次化配置，并正确设置仿真激励与工艺角；
- 使用Spectre/APS进行DC、AC、TRAN、PSS、PNOISE等仿真，并读懂FFT频谱、ENOB、SFDR、INL/DNL等结果；
- 完成版图布局、匹配、寄生提取与后仿，判断性能是否满足流片要求；
- 建立可复用的验证环境，包括行为级模型与晶体管级混合仿真。
这些目标对应的是"设计—验证—迭代"的闭环能力，而不是单点知识。后续章节会围绕这条主线逐步展开。
1.2 混合信号设计流程：从规格到GDSII的六个阶段
混合信号IC设计流程与纯数字或纯模拟都有区别，核心在于"模拟精度"与"数字控制"必须协同。一个典型的ADC/DAC项目通常经历以下阶段：
- 规格定义与架构选择：确定分辨率、采样率、功耗、面积、接口类型；选择Flash、SAR、Pipeline、Sigma-Delta或R-2R等架构。例如，12位50 MS/s通常优先考虑SAR或Pipeline，而16位以上高精度低速则倾向Sigma-Delta。
- 行为级建模与预算分配：用Verilog-A或理想模型验证架构可行性，把SNR、功耗、建立时间等指标分配到各子模块。例如，12位ADC的量化噪声理论SNR约为74 dB，若目标SNR为68 dB，则留给热噪声、时钟抖动、比较器失调的余量约6 dB。
- 晶体管级设计与仿真：在Virtuoso中搭建原理图，设置工艺库、模型库、仿真激励，进行DC/AC/TRAN仿真，观察增益、带宽、建立时间、噪声等。
- 版图设计与物理验证：完成布局布线，注意匹配、对称、屏蔽、衬底噪声隔离；运行DRC、LVS、ERC，提取寄生参数。
- 后仿真与迭代：用提取后的网表重新仿真，对比前仿结果，定位寄生导致的性能下降，必要时修改版图或电路。
- 签核与交付：完成所有工艺角、温度、电压组合的验证，生成GDSII、网表、测试向量和设计报告。
这六个阶段不是严格线性的，实际项目中经常在阶段3和阶段5之间反复迭代。Virtuoso的价值在于把原理图、仿真、版图、验证集成在同一环境，减少工具切换带来的数据丢失和人为错误。
1.3 Cadence Virtuoso在ADC/DAC开发中的角色定位
Virtuoso不是单一工具，而是一套混合信号设计平台。在ADC/DAC开发中，它主要承担以下角色：
- 原理图与Symbol编辑：用Schematic Editor搭建晶体管级电路，用Symbol Editor创建可复用模块，支持层次化设计。
- 仿真环境：通过ADE L/ADE XL配置Spectre、APS、UltraSim等仿真器，支持DC、AC、TRAN、PSS、PNOISE、MC等分析。
- 版图与验证：Layout Editor完成版图绘制，Assura或PVS进行DRC/LVS，Quantus提取寄生参数。
- 混合信号协同：通过AMS Designer实现Verilog-A/Verilog-AMS与晶体管级电路的混合仿真，适合ADC数字校准、DAC接口等场景。
需要强调的是，Virtuoso本身不提供"一键ADC设计"功能。它提供的是可配置、可验证的环境，设计质量取决于你对电路、工艺和仿真方法的理解。工具越灵活，越需要清晰的设计意图和验证计划。
1.4 典型设计案例概览：一个12位50 MS/s SAR ADC
为了让后续章节有具体参照，这里给出一个贯穿课程的教学案例：12位、50 MS/s、1.2 V电源、差分输入的SAR ADC。其关键规格如下（示例参数，用于教学说明，非实测结果）：
| 指标 | 目标值 | 说明 |
|---|---|---|
| 分辨率 | 12 bit | 量化噪声理论SNR约74 dB |
| 采样率 | 50 MS/s | 周期20 ns，SAR转换需在半个周期内完成 |
| SNR | ≥68 dB | 留出约6 dB余量给热噪声和抖动 |
| SFDR | ≥80 dB | 关注电容失配和比较器非线性 |
| INL/DNL | ≤±1 LSB | 依赖电容匹配和校准 |
| 功耗 | ≤8 mW | 含基准、时钟、比较器 |
| 电源 | 1.2 V | 典型先进工艺节点 |
这个案例会贯穿后续章节：第2章讨论架构选择，第3章进入采样保持，第4章分析比较器，第5章设计CDAC，第6章讨论SAR逻辑，第7章进入版图与后仿。每一章都会回到这个案例，给出具体的参数、仿真设置和判断依据。
1.5 学习路径与工具准备
在开始后续章节前，建议你确认以下环境已就绪：
- Cadence Virtuoso IC617或IC618，已配置好工艺库和模型库；
- Spectre或APS仿真器可用，能运行基本TRAN仿真；
- 了解基本MOS管工作原理和拉扎维《模拟CMOS集成电路设计》前几章内容；
- 准备一个可写的工程目录，后续每章会给出可复现的仿真设置。
下面这张图概括了本节的核心内容：从规格到GDSII的混合信号流程，以及Virtuoso在各阶段承担的角色。请把它当作后续章节的"导航图"。
这张图把六个阶段和Virtuoso的四个核心工具对应起来。你可以看到，Virtuoso并不是只出现在某一个阶段，而是贯穿原理图、仿真、版图、混合信号验证全过程。后续章节会逐层展开：先讲架构和指标，再讲具体电路，最后讲版图和验证。每当你感到迷失时，回到这张图，确认自己当前在哪个阶段、需要什么输入、输出什么结果。