1. 课程导入与签核目标

在模拟与混合信号芯片设计中，原理图仿真通过只代表设计意图，真正决定流片成败的，是版图实现之后引入的寄生效应。当金属走线、通孔、多晶硅栅、阱区与衬底在物理版图中被实际摆放后，导线电阻、层间耦合电容、对地电容、衬底耦合网络都会随之出现。这些寄生参数会改变节点阻抗、信号延迟、增益带宽、噪声耦合路径，甚至让一个在原理图中稳定的环路在版图中振荡。版图寄生提取（Parasitic Extraction，PEX）与后仿真（Post-layout Simulation）签核，正是把"版图物理现实"重新带回仿真域，验证设计在真实寄生条件下是否仍然满足规格的关键环节。

从设计流程看，PEX 与后仿真签核位于版图完成 DRC/LVS 之后的验证阶段，是连接"版图可制造性"与"电路性能可签核"的桥梁。典型顺序是：原理图设计 → 前仿真 → 版图绘制 → DRC/LVS 通过 → 寄生提取 → 后仿真 → 性能签核 → 交付 GDSII 与签核报告。其中 DRC 保证版图能被工艺制造，LVS 保证版图与原理图连接关系一致，而 PEX 与后仿真则回答一个更苛刻的问题：在真实寄生下，电路还满足指标吗？如果这一环缺失，流片后出现的增益下降、相位裕度不足、时钟偏斜超标、电源噪声耦合等问题往往无法在前期暴露，代价是整批晶圆报废或多次改版。

要理解签核目标，先要明确交付物。一次完整的寄生提取与后仿真签核，通常需要交付以下内容：提取所用的工艺技术文件与提取规则版本；PEX 生成的寄生网表（如 DSPF、SPEF 或 Spectre 格式）；后仿真测试平台与激励条件；关键指标的仿真结果与判据对照表；最坏角（worst-case corner）分析结论；以及签核报告与遗留风险评估。缺少任何一项，签核结论都难以被复现或审计。尤其在团队协作中，提取配置的版本、寄生网表的格式、仿真器的设置必须记录清楚，否则"我这里通过了"无法成为可信的签核依据。

签核标准通常围绕几类核心指标展开。对模拟电路，常见判据包括：直流工作点偏移、增益与相位裕度、单位增益带宽、建立时间与压摆率、输入输出阻抗、噪声谱密度、电源抑制比、共模抑制比等。对混合信号与时钟路径，则关注延迟、偏斜、抖动、耦合串扰与电源完整性。判据的设定必须与前仿真结果、工艺角、温度、电源电压条件绑定，例如在 SS 工艺角、125°C、电源电压下浮 10% 的条件下，相位裕度仍需大于 45°。只有把"条件 + 指标 + 阈值"三者同时写清楚，签核才有意义。

典型失败案例往往集中在几个高频陷阱。第一类是提取配置错误：层映射表把某层金属的厚度或介电常数设错，导致寄生电容整体偏小，后仿真看起来"通过"，流片后却因实际耦合更强而失效。第二类是忽略衬底网络：只提取金属间电容而忽略衬底耦合，导致噪声通过衬底串扰到敏感节点，后仿真无法复现。第三类是仿真条件不完整：只跑了典型角，没有覆盖最坏角，签核结论过于乐观。第四类是寄生网表规模失控：全芯片提取后节点数暴增，仿真时间不可接受，于是随意简化网络，反而丢掉了关键寄生路径。第五类是把后仿真当成"形式流程"，没有与前仿真做差异对比，无法判断寄生影响是否在预期范围内。

因此，本课程的核心目标不是教会大家"点哪个按钮"，而是建立一套可复现、可判断、可交付的签核方法。你需要理解提取工具如何把版图几何转换为 RC 网络，理解不同提取模式（如晶体管级、门级、混合级）的适用场景，理解寄生网表如何回标到仿真测试平台，理解如何通过前仿真与后仿真的差异定位问题，最终能够独立完成一次有说服力的签核。下面这张图概括了从版图到签核的完整信号与数据流关系，以及各环节的输入输出和判断节点。

这张图把整条链路拆成四个阶段：物理版图提供几何信息，PEX 把几何转换为寄生 RC 网络，后仿真把寄生网表带入测试平台，签核判断则对照指标与判据给出结论。下方四个检查点对应四类高频失败模式，底部列出必须交付的五类文件。需要特别强调的是图中那条红色虚线反馈路径：签核不是单向流程，一旦指标不满足判据，必须回到版图或提取配置进行修正，而不是修改判据来"通过"。这条反馈路径的存在，正是签核工作区别于普通仿真的核心。

在后续章节中，我们会逐步展开每个环节的具体操作。你会看到如何在 Cadence Virtuoso 环境中配置寄生提取，如何选择提取模式与输出格式，如何把 DSPF 网表回标到 ADE 测试平台，如何设置工艺角与温度扫描，如何对比前仿真与后仿真的关键波形，以及如何撰写一份经得起评审的签核报告。但在此之前，请先建立本节最重要的三个认知：第一，寄生提取是把版图物理现实带回仿真域的唯一手段；第二，签核必须有明确的条件、指标和阈值，三者缺一不可；第三，签核结论必须可复现、可追溯，否则它只是个人判断，不是工程结论。