3. 单级放大器与频率响应
在模拟IC面试中，单级放大器是出现频率最高的基础考点之一。面试官往往不会只问“共源增益是多少”，而是沿着“结构→小信号参数→频率响应→仿真验证”这条链路连续追问。因此本章的目标不是孤立记忆公式，而是建立一套可推导、可仿真、可判断的完整分析能力。我们以共源（CS）、共栅（CG）、共漏（CD，即源跟随器）和共源共栅（Cascode）四种结构为主线，逐一梳理增益、输入输出阻抗、极点零点，并在Cadence中完成AC仿真与带宽、相位裕度的提取。
一、四种结构的小信号本质
先统一约定：所有分析基于低频小信号模型，忽略体效应与沟道长度调制之外的二阶效应；电压增益定义为输出端电压除以输入端电压，输入阻抗从栅极或源极看入，输出阻抗从漏极或源极看入。这一约定在后续仿真中保持一致。
共源放大器是最基本的电压放大单元。栅极输入、漏极输出，源极接地。其低频增益为 Av = -gm(ro ∥ RD)，输入阻抗近似无穷大（栅极绝缘），输出阻抗为 ro ∥ RD。共源级的核心价值在于提供电压增益，但代价是密勒效应——栅漏电容 Cgd 被放大 (1+|Av|) 倍，在输入端形成主导极点，严重限制带宽。这是面试中必问的“为什么共源级带宽窄”的标准答案。
共栅放大器源极输入、漏极输出，栅极交流接地。增益为 Av = gm(ro ∥ RD)，同相。输入阻抗低，约为 1/gm，输出阻抗与共源级相同。共栅级没有密勒效应，因此高频特性好，常用于 cascode 结构的上管或需要低输入阻抗的场合。面试中常问“共栅级为什么输入阻抗低”，答案是从源极看入时，漏极电阻被 (1+gmro) 折算到源极，表现为 1/gm 量级。
共漏放大器即源跟随器，栅极输入、源极输出。增益为 Av = gmRS / (1 + gmRS)，略小于1且同相。输入阻抗高，输出阻抗低，约为 1/gm。它不提供电压增益，但提供电平移位和阻抗变换，常用作输出缓冲。面试中常考“源跟随器的增益为什么小于1”以及“它有没有密勒效应”——由于源极跟随栅极，Cgs 两端电压变化小，密勒效应弱，但存在 Cgd 从输入到输出的直接耦合。
共源共栅结构是共源级与共栅级的堆叠。下管为共源，上管为共栅。其低频增益为 Av ≈ -gm1Rout，其中 Rout ≈ gm2ro2ro1，比单管高出一个 gmro 量级。输入阻抗仍为无穷大，输出阻抗极高。Cascode 的代价是输出摆幅减小（上管需要过驱动电压），且在高频下由于上管源极节点存在寄生电容，会引入一个非主极点。面试中常问“cascode 为什么能提高增益”以及“它的极点分布如何”。
二、极点与零点的分布规律
频率响应的核心是找出每个节点的时间常数。对于共源级，输入节点时间常数由 Rsig 与密勒电容 Cin = Cgs + (1+|Av|)Cgd 决定，输出节点由 RD ∥ ro 与 Cdb + Cgd 决定。通常输入极点为主极点，输出极点为次极点。若 Cgd 较大，还会在右半平面产生一个零点，频率约为 gm/Cgd，这是前馈通路造成的。
共栅级的输入节点时间常数由 1/gm 与源极寄生电容决定，频率通常很高；输出节点与共源级类似。共漏级的输出节点时间常数由 1/gm 与 Cgs 决定，主极点较高，但存在一个由 Cgd 引入的零点。Cascode 结构的主极点仍在输入节点，但上管源极节点会引入一个高频极点，频率约为 gm2/Cs2，其中 Cs2 是上管源极总电容。这个极点若不够高，会侵蚀相位裕度。
三、在Cadence中搭建AC仿真
下面以一个具体的共源级为例，说明完整的仿真流程。假设工艺为某0.18μm CMOS，电源电压1.8V，NMOS 宽长比 W/L = 10μm/0.18μm，负载电阻 RD = 5kΩ，偏置电流约200μA。这些参数为教学示例，实际值需根据工艺库调整。
第一步，在Cadence Virtuoso中绘制原理图：NMOS 管栅极接直流偏置 Vbias 与交流源 Vin（AC magnitude = 1），源极接地，漏极接 RD 到 VDD，漏极作为输出节点。注意在输出节点加一个 1pF 的负载电容 CL，模拟后级输入电容或探头电容。
第二步，设置DC仿真，扫描 Vbias 找到使 ID ≈ 200μA 的偏置点，记录此时的 gm 与 ro。可在ADE中直接查看器件工作点参数。
第三步，设置AC仿真：频率范围从1Hz到1GHz，每十倍频程100个点，扫描类型为对数。在输出节点放置电压探针，运行仿真。
第四步，查看增益曲线。在低频段，增益应接近 -gm(ro ∥ RD)。若 gm = 2mA/V，ro = 50kΩ，则 ro ∥ RD ≈ 4.55kΩ，增益约 -9.1V/V，即约19.2dB。仿真结果应与此接近，偏差主要来自体效应和寄生电容。
第五步，提取带宽。在增益曲线上找到下降3dB的频率点，即为主极点频率 f-3dB。若输入节点密勒电容 Cin ≈ 0.5pF，信号源内阻 Rsig = 10kΩ，则输入极点约为 1/(2πRsigCin) ≈ 31.8MHz。输出极点由 RD ∥ ro 与 CL 决定，约为 1/(2π×4.55k×1p) ≈ 35MHz。两个极点接近，实际-3dB频率会略低于最低极点。
第六步，提取相位裕度。相位裕度通常用于反馈系统，对于单级放大器，若用于闭环，需在开环增益曲线中找单位增益频率，再读取该频率处的相位与-180°的差值。在Cadence中，可使用“Phase Margin”测量函数，或手动在单位增益频率处读取相位。若单位增益频率为50MHz，相位为-120°，则相位裕度为60°。
四、仿真结果判断与常见问题
仿真完成后，需要判断结果是否合理。若低频增益远低于手算值，检查偏置点是否在饱和区，ro 是否被低估。若带宽远窄于预期，检查密勒电容是否被忽略，或负载电容是否过大。若相位曲线在单位增益频率前就下降到-180°以下，说明存在右半平面零点或高频极点，需检查 Cgd 前馈路径或 cascode 上管源极节点电容。
对于共栅级，AC仿真时注意输入源应加在源极，栅极加交流地。其输入阻抗低，若信号源内阻较大，会显著衰减输入信号，仿真时需在源极前加理想缓冲或直接使用电压源。对于共漏级，输出节点应加负载电容，观察输出阻抗对带宽的影响。对于cascode，需同时观察下管漏极节点和输出节点的波形，确认上管源极极点是否在单位增益频率之外。
五、可复用的仿真检查清单
以下清单可直接用于面试准备或实际项目中的快速验证。每一项均为可执行、可判断的检查点，不涉及与本节无关的管理字段。
| 检查项 | 操作 | 判断依据 |
|---|---|---|
| 偏置点 | DC仿真，查看 Vds、Vgs、ID | 所有管子处于饱和区，Vds > Vov |
| 低频增益 | AC仿真，读取低频段增益 | 与手算 -gmRout 偏差在20%以内 |
| 主极点 | 找-3dB频率 | 与输入节点时间常数估算一致 |
| 单位增益频率 | 找增益为0dB的频率 | 低于次极点频率，确保单极点主导 |
| 相位裕度 | 在单位增益频率处读相位 | 大于45°，理想60°以上 |
| 右半平面零点 | 观察相位是否先下降后上升 | 若存在，需评估是否影响稳定性 |
| 输出摆幅 | 瞬态仿真，加大输入幅度 | 输出无明显削顶，摆幅满足设计指标 |
需要强调的是，上述示例中的数值均为教学假设，实际仿真结果会因工艺库、模型参数和寄生提取方式不同而变化。面试中若被追问具体数值，应说明“这是基于某工艺的估算，实际需以仿真为准”，而不是将估算值当作实测值。
最后，建议在Cadence中把四种结构放在同一个测试平台上，共用偏置和负载，依次切换输入输出端口，一次性完成AC仿真对比。这样既能直观看到增益、带宽、相位裕度的差异，也能在面试中快速画出各结构的频率响应草图，展现从理论到仿真的完整闭环能力。