1. 面试全景与知识地图
Cadence模拟IC设计岗位的面试，本质上不是一场“知识点抽查”，而是一次对候选人设计直觉、工程判断与工具落地能力的综合评估。很多候选人能推导小信号模型，却说不清为什么在某个节点要留0.2V的裕度；能背出噪声公式，却无法解释仿真中Flicker噪声为何在低频段偏离理论斜率。本章的目标，是先把面试的“地形图”画清楚，再建立一张贯穿器件、电路、系统与EDA工具的知识地图，让你知道每一轮面试官真正想验证什么。
一、面试流程与轮次结构
典型Cadence模拟IC设计岗位（校招或初级社招）通常包含四到五轮，不同团队略有差异，但考察逻辑高度一致：
| 轮次 | 形式 | 核心考察点 | 常见时长 |
|---|---|---|---|
| 第一轮：技术初筛 | 电话/视频，1对1 | 器件物理、基本电路、项目经历真实性 | 30–45分钟 |
| 第二轮：技术深挖 | 视频/现场，1对1或1对2 | OPAMP、Bandgap、LDO、噪声、稳定性、版图意识 | 60分钟 |
| 第三轮：EDA工具与流程 | 现场/共享屏幕 | Virtuoso、Spectre、ADE、仿真设置与结果判读 | 45–60分钟 |
| 第四轮：系统与综合 | 现场，资深工程师/经理 | 系统指标分解、架构取舍、跨模块协同 | 45–60分钟 |
| 第五轮：HR/文化匹配 | 视频/电话 | 动机、协作、职业规划 | 20–30分钟 |
需要特别注意的是，Cadence作为EDA厂商，其模拟IC设计岗位（尤其是与工具、IP、方法论相关的团队）往往在第二轮或第三轮中强化对工具使用深度和设计流程理解的考察。面试官可能直接让你共享屏幕，在Virtuoso中搭建一个简单电路并设置仿真，观察你是否真正理解每一步操作背后的意义。
二、能力维度：面试官到底在评估什么
把面试考察拆解为五个维度，可以更清晰地定位自己的短板：
- 器件与工艺层：MOS管工作区判断、短沟道效应、匹配与噪声模型、工艺角与温度影响。典型问题如“给出一个NMOS的Vgs和Vds，判断它处于哪个区，并说明理由”。
- 电路与模块层：电流镜、差分对、共源共栅、OPAMP、Bandgap、LDO、比较器、开关电容电路。要求能推导关键指标，也能说出设计中的trade-off。
- 系统与架构层：从Spec出发做指标分解，例如“12-bit SAR ADC，采样率1MS/s，电源3.3V，如何分配噪声预算和功耗预算”。
- EDA工具与流程层：Virtuoso原理图与版图、Spectre/APS仿真、ADE Explorer/Assembler、Monte Carlo、PZ分析、噪声分析、Corner分析。重点不是“会用菜单”，而是“知道为什么这样设置”。
- 工程素养与沟通：能否清晰描述项目中的问题、分析过程和最终解决方案；能否在压力下保持逻辑清晰。
三、从器件到系统的知识地图
下面这张知识地图，建议你在面试前反复默画，直到能不看资料复述出每一层的核心内容和层间关系。
系统层：ADC/DAC/PLL/PMU/SerDes
↑ 指标分解：噪声、功耗、速度、精度、面积
模块层：OPAMP / Bandgap / LDO / Comparator / Bias
↑ 拓扑选择：五管OTA、折叠共源共栅、两级米勒补偿
电路层：电流镜 / 差分对 / 共源共栅 / 有源负载
↑ 小信号分析：gm、ro、Av、BW、PM、噪声
器件层：NMOS / PMOS / 寄生电容 / 匹配 / 噪声模型
↑ 工艺与模型：CMOS工艺、Corner、Temp、Monte Carlo
EDA层：Virtuoso / Spectre / ADE / Assura / Quantus
这张地图的关键在于双向贯通：从系统指标能向下分解到器件参数，从器件特性也能向上解释系统性能。面试中常见的高分回答，往往是在某一层被追问时，能主动关联到相邻层。例如被问到“为什么折叠共源共栅OPAMP的噪声比两级米勒OPAMP更差”，你不仅要回答噪声贡献，还要联系到输入对管数量、电流分配和系统对噪声的要求。
四、EDA工具在面试中的实际考察方式
Cadence面试中，工具考察通常不是孤立的“命令考试”，而是嵌入在电路问题中。例如：
- “你如何用Spectre验证一个Bandgap的温漂？请描述仿真设置和结果判读。”——考察DC温度扫描、输出表达式、曲率判断。
- “OPAMP的相位裕度在Corner下变差，你如何定位问题？”——考察PZ分析、AC仿真、负载条件设置、寄生提取。
- “Monte Carlo跑出来良率只有85%，你会先看什么？”——考察 mismatch 与 process 的区分、样本量、直方图与Sigma判断。
一个可复用的仿真检查清单如下，建议在面试中主动提及，体现流程意识：
| 检查项 | 典型设置/观察点 | 判断依据 |
|---|---|---|
| DC工作点 | 所有管子在饱和区，Vds余量≥100mV | region=2，gm/Id合理 |
| AC与稳定性 | 开环增益、GBW、PM≥60° | PM<45°需补偿 |
| 噪声 | 输入参考噪声谱密度 | 低频1/f斜率、热噪声平台 |
| Corner | SS/FF/SF/FS，-40~125℃ | 指标是否仍满足Spec |
| Monte Carlo | ≥200样本，mismatch+process | 均值偏移与3σ良率 |
五、面试准备的实际操作建议
建议按以下顺序准备，每步都要求“能讲、能画、能仿真”：
- 器件层复盘：手推MOS的I-V特性、gm/ro、噪声模型，确保能解释每个参数的物理来源。
- 模块层精练：选3个核心模块（如五管OTA、Bandgap、LDO），从Spec到原理图到仿真结果完整走一遍。
- 工具层实操：在Virtuoso中独立完成一次OPAMP的AC、噪声、Corner仿真，记录每一步设置和结果。
- 系统层串联：选一个ADC或PMU系统，尝试把顶层指标分解到模块，并说明取舍理由。
- 模拟面试：找同伴用“追问式”提问，训练在压力下保持逻辑和表达清晰。
最后需要强调：Cadence模拟IC设计面试的区分度，往往不在于你答对了多少题，而在于你能否在不确定的问题中展示出结构化的思考过程。当面试官问“这个电路有什么问题”时，他期待的不是你立刻给出标准答案，而是你如何从工作点、噪声、稳定性、版图、工艺等维度逐一排查，并给出合理的判断依据。这张知识地图，就是你在面试中保持方向感的底层框架。