2. DDR内存技术基础与选型
在Quartus DDR接口工程中，选型不是“先挑颗粒再配FPGA”的简单动作，而是协议、速率、时序、器件资源与PCB约束共同作用的结果。DDR3、DDR4与LPDDR4虽然都基于双沿传输的源同步接口，但在预取结构、命令总线、电压域、ODT机制和训练方式上差异明显，直接决定了FPGA侧IP选择、引脚分配和校准策略。
一、协议要点：三种内存的核心差异
DDR3采用8n预取，核心频率与I/O频率比为1:4，命令/地址总线为单沿采样，数据总线为双沿采样。其典型供电为1.5V，VREF为0.75V，ODT通过MR1配置，写均衡与读门控训练依赖FPGA内部软核完成。DDR4将预取提升至16n，I/O频率与核心频率比达到1:8，引入ACT_n、BG（Bank Group）和伪开漏输出，供电降至1.2V，VREF为0.6V，并支持DBI（数据总线反转）和CRC校验。LPDDR4则面向低功耗场景，采用16n预取、双通道架构、1.1V供电，命令总线为低摆幅差分或单端，且写训练与读训练由控制器自动完成，对FPGA的硬核控制器依赖更强。
从协议角度看，DDR3适合成本敏感、速率适中的工业与通信板卡；DDR4适合高带宽、大容量场景；LPDDR4则更适合功耗受限的便携或边缘设备。选型时首先要确认FPGA是否原生支持目标协议，例如Intel Cyclone V仅支持DDR3/DDR2/LPDDR2，而Arria 10和Stratix 10才覆盖DDR4与LPDDR4。
二、速率等级与时序参数
速率等级通常以数据速率（Mbps）或时钟频率（MHz）表示。DDR3常见等级为800/1066/1333/1600/1866/2133 Mbps，对应时钟400/533/667/800/933/1066 MHz。DDR4从1600到3200 Mbps，LPDDR4从1600到4266 Mbps。速率越高，单位时间窗口越窄，时序余量越紧张。
关键时序参数包括：tRCD（行激活到列命令）、tRP（预充电到行激活）、tRAS（行激活到预充电）、tCL（CAS延迟）、tWR（写恢复）、tRFC（刷新周期）以及tDQSCK（DQS相对CK的偏移）。以DDR4-2400为例，若tRCD=16ns、tRP=16ns、tCL=16ns，则一次随机行访问的延迟约为48ns，加上刷新和调度开销，实际有效带宽会明显低于理论峰值。计算理论带宽时，可用“数据速率 × 位宽 / 8”估算，例如64位DDR4-2400理论带宽为2400×64/8=19.2GB/s，但实际可达带宽通常为60%～75%，取决于访问模式和控制器效率。
三、FPGA器件与内存颗粒匹配原则
匹配的第一原则是协议支持。Intel FPGA中，Cyclone V支持DDR3/LPDDR2，Arria 10支持DDR4/LPDDR4，Stratix 10进一步支持DDR4-3200和LPDDR4-4266。若选用的FPGA硬核控制器不支持目标协议，则只能使用软核，速率和资源开销都会受限。
第二原则是速率匹配。FPGA引脚的最大I/O速率由器件速度等级和I/O标准决定。例如Arria 10的1.2V SSTL-12在-2速度等级下可支持DDR4-2400，但若PCB走线过长或负载过重，实际可达速率会下降。工程上建议目标速率不超过FPGA引脚标称速率的90%，并预留训练余量。
第三原则是位宽与Bank匹配。DDR4的Bank Group结构要求控制器按BG调度，若FPGA硬核控制器的BG数量与颗粒不匹配，会导致命令调度效率下降。LPDDR4的双通道架构则要求FPGA支持两个独立通道，否则无法发挥其低功耗优势。
第四原则是电压域与VREF。DDR4的VREF为0.6V，需由FPGA的VREF引脚或外部基准提供；LPDDR4的VREF为0.55V，且支持内部VREF训练。若VREF偏差超过±2%，读写窗口会明显收窄，校准失败率上升。
四、选型决策示例
假设某工业采集板需要4GB容量、12.8GB/s带宽、功耗预算8W，FPGA选用Arria 10。可选方案为DDR4-2400×32位或LPDDR4-3200×32位。DDR4方案理论带宽为2400×32/8=9.6GB/s，需两片并联才能达到19.2GB/s，但功耗较高；LPDDR4方案理论带宽为3200×32/8=12.8GB/s，单通道即可满足，且1.1V供电更省电。最终选择LPDDR4-3200×32位，但需确认Arria 10硬核控制器支持LPDDR4，并配置双通道模式。
实际工程中，建议在Quartus中先使用EMIF IP生成控制器，再根据IP报告的时序余量和引脚约束反推颗粒选型。若IP报告显示tDQSCK余量不足，可降低速率等级或调整PCB走线长度。最终选型应形成一份包含协议、速率、位宽、电压、时序参数和FPGA资源占用的对照表，作为后续校准和板级调试的基线。