4. Agilex DDR接口PHY与I/O Bank规划

Agilex 器件的 DDR 接口并不是“把引脚连到内存颗粒”这么简单。它由硬核 PHY、I/O Bank 资源、引脚分配和电源地网络共同决定能否跑到目标速率。理解 PHY 的内部结构，是后续做 Bank 规划与引脚约束的前提。

PHY 结构：从用户逻辑到 DDR 引脚

Agilex 的 DDR 接口 PHY 位于 I/O Bank 内，向上通过控制器接口与用户逻辑或硬核内存控制器连接，向下直接驱动 DDR 引脚。其内部可划分为几个关键层次：

  • 控制器接口层：接收来自内存控制器的命令、地址、写数据和读数据，完成时钟域转换与命令重排。
  • PHY 数据通路：包含写数据通路（写均衡、DQS 生成、数据串行化）和读数据通路（读捕获、DQS 门控、数据反串行化）。
  • PHY 时钟与复位：由 PLL 产生 DDR 时钟，经分频/倍频后驱动各通道，并管理 PHY 复位与校准状态机。
  • 校准与训练逻辑：负责写均衡、读门控训练、DQS-DQ 对齐、VREF 训练等，是 DDR 能否稳定工作的核心。

在 Agilex 中，PHY 通常以“通道”为单位组织，每个通道对应一组 DQ/DQS 信号。一个 DDR 接口可能占用多个通道，分布在相邻的 I/O Bank 中。PHY 的硬核部分负责高速串行化与训练，软核部分负责配置与状态管理，二者通过寄存器接口交互。

Agilex DDR 接口 PHY 与 I/O Bank 资源关系 用户逻辑 / 内存控制器 命令、地址、写数据、读数据 控制器接口 DDR PHY（硬核 + 软核） 写数据通路 写均衡 · DQS 生成 · 串行化 读数据通路 读捕获 · DQS 门控 · 反串行化 时钟与复位 PLL · 分频/倍频 · PHY 复位 校准与训练 写均衡 · 读门控 · VREF 训练 寄存器与状态接口 配置 · 状态 · 中断 DQ/DQS I/O Bank 资源 Bank 2A / 2B DDR4 通道 0 DQ[15:0] · DQS[1:0] Bank 2C / 2D DDR4 通道 1 DQ[31:16] · DQS[3:2] Bank 3A 地址/命令 ADDR · BA · CK · CKE 电源与地引脚 VDDQ · VSSQ · VREF 去耦电容就近放置 PHY 通道与 I/O Bank 一一对应；DQ/DQS 必须落在同一 Bank 或相邻 Bank 的同一通道内

I/O Bank 资源分配原则

Agilex 的 I/O Bank 按列分布，每个 Bank 包含一定数量的通用 I/O 和专用 DDR 引脚。DDR 接口对 Bank 的占用有硬性约束：

  • DQ/DQS 必须成组：一个字节通道（8 位 DQ + 1 对 DQS）必须落在同一个 Bank 内，不能跨 Bank 拆分。
  • 地址/命令可独立：地址、命令、时钟、CKE 等信号可以放在相邻 Bank，但需满足 PHY 通道的时序约束。
  • 通道数量受 PHY 限制：每个 Bank 支持的 DDR 通道数有限，规划时需先确认目标 Bank 是否支持所需位宽。
  • 避免与高速收发器冲突：某些 Bank 与收发器共享资源，若已用于 PCIe 或以太网，则不能同时用于 DDR。

实际规划时，建议先确定 DDR 总位宽和通道数，再反推需要几个 Bank。例如 32 位 DDR4 接口通常需要 4 个字节通道，占用 2~4 个相邻 Bank。若位宽为 72 位（含 ECC），则需额外一个字节通道，Bank 数量相应增加。

引脚规划原则

引脚规划的核心是“让 PHY 训练更容易收敛”。以下原则在 Agilex 上尤其重要：

  1. DQ 与 DQS 同层同组：同一字节通道的 DQ 和 DQS 应分配到同一 Bank 的相邻引脚，减少走线长度差异。
  2. 地址/命令对称：ADDR/CMD 信号尽量分配到 Bank 中部，使到各颗粒的走线长度接近。
  3. 时钟差分对优先：DDR 时钟必须使用专用差分对引脚，不能随意分配到普通 I/O。
  4. VREF 引脚独立：若使用外部 VREF，需分配到专用 VREF 引脚，并远离高速开关信号。
  5. 预留调试引脚：建议预留至少一组 DQ/DQS 用于眼图扫描或示波器探测，便于后期调试。
在 Quartus 中分配引脚时，可先用 Pin Planner 的 DDR 视图检查 Bank 内通道是否完整，再导出约束文件。若出现“DQ 跨 Bank”警告，说明规划需要调整。

电源与地引脚布局

DDR 接口的电源完整性直接决定信号质量。Agilex 的 DDR Bank 通常需要以下电源：

电源用途典型电压布局要点
VDDQDQ/DQS 输出驱动1.2V（DDR4）每对 DQ 附近放置去耦电容
VSSQDQ/DQS 地回流0V与 VDDQ 成对布线，避免跨分割
VREF输入参考电压0.6V（DDR4）独立走线，远离时钟和 DQS
VDD_PLLPHY PLL 供电按器件手册单独滤波，远离数字开关噪声

去耦电容的放置原则是“就近、成对、低 ESL”。每个 VDDQ/VSSQ 对附近应放置 0.1μF 和 0.01μF 电容，距离引脚不超过 5mm。VREF 需用电阻分压或专用 LDO 产生，并在接收端加 0.1μF 滤波。地平面应完整，避免在 DDR 区域下方开槽，否则回流路径被切断，会导致眼图闭合。

若 VREF 走线与 DQS 平行且距离过近，训练时可能出现读数据误码。建议 VREF 与 DQS 保持至少 3 倍线宽间距，并用地线隔离。

规划检查清单

完成 Bank 与引脚规划后，可按以下清单逐项核对：

  • 每个字节通道的 DQ/DQS 是否在同一 Bank 内？
  • 地址/命令是否分配到支持 DDR 的 Bank？
  • DDR 时钟是否使用专用差分对？
  • VREF 是否独立且远离高速信号？
  • 去耦电容是否就近放置？
  • 地平面是否完整无开槽？
  • 是否预留了调试探测点？

以上规划完成后，即可进入引脚约束与 PHY 参数配置阶段。Bank 规划一旦确定，后期修改成本很高，因此建议在原理图设计前就完成引脚分配评审。

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