1. Agilex 5 FPGA 系统开发导论
Agilex 5 是 Altera（原 Intel FPGA 业务）面向中端市场推出的 FPGA 产品系列，其核心定位可以概括为：在功耗、逻辑密度、DSP 算力与高速接口能力之间取得平衡，同时把 AI 推理与嵌入式处理器能力集成到同一颗芯片中。与面向超高端应用的 Agilex 7/9 相比，Agilex 5 更强调"每瓦性能"与成本可控；与上一代 Cyclone V、Arria 10 相比，它在相同功耗预算下提供了更高的逻辑密度和更强的硬核处理器子系统。理解这一定位，是后续选择器件、规划资源与制定开发流程的前提。
一、产品定位与系列划分
Agilex 5 采用 Intel 7 制程与第二代 Hyperflex 架构，按逻辑规模与接口能力划分为 E 系列（Efficiency，能效优先）和 D 系列（Density，密度优先）两条主线。E 系列逻辑单元大致覆盖 25K～150K LE 量级，适合功耗敏感的便携设备、工业传感与边缘控制；D 系列逻辑规模更高，并强化了收发器速率与内存带宽，面向机器视觉、视频处理与数据中心加速卡等场景。两者共享同一套 Quartus Prime Pro 开发工具链与 IP 生态，因此从 E 系列迁移到 D 系列时，工程结构、约束文件与大部分 IP 配置可以复用，主要差异体现在器件资源、收发器通道数与引脚分配上。
需要特别注意的是，Agilex 5 全系列集成了硬核处理器子系统（HPS），内部包含双核 Arm Cortex-A76 与双核 Cortex-A55，形成大小核结构。这意味着 Agilex 5 不是"纯逻辑 FPGA"，而是 SoC FPGA：逻辑侧负责并行数据通路与实时接口，HPS 侧负责操作系统、网络协议栈与上层调度。开发时必须先明确哪些功能放在 PL（Programmable Logic，可编程逻辑）侧，哪些放在 HPS 侧，这一划分会直接影响工程结构与调试手段。
二、核心架构特性
从系统开发角度看，Agilex 5 有几项特性会反复出现在设计中。第一是 Hyperflex 寄存器流水化架构，它在传统布线路径中插入了可旁路的超寄存器，使设计者可以通过"重定时"把关键路径拆短，从而在相同工艺下获得更高频率。第二是可变精度 DSP 块，单个 DSP 可配置为多个低精度乘法累加单元，这对 INT8 量化后的 AI 推理非常有利——同一块硬件在低精度模式下吞吐量成倍提升。第三是硬核内存控制器与 MIPI、PCIe、以太网等硬核 IP，减少了逻辑资源占用并简化了时序收敛。第四是 HPS 与 PL 之间的高带宽互连（如 AXI 桥与片上存储共享），使数据可以在处理器与逻辑之间高效流动。
下图给出 Agilex 5 的典型系统结构关系，用于建立"逻辑侧—处理器侧—外部接口"的整体认知：
三、目标应用场景
结合上述架构，Agilex 5 的典型落点集中在四类场景。其一是边缘 AI 视觉：MIPI 摄像头输入经 PL 侧完成去马赛克、缩放与量化，再送入 DSP 阵列做卷积推理，HPS 侧运行 Linux 完成结果上报与网络通信。其二是工业实时控制：PL 侧实现多轴电机 PWM 与编码器接口，HPS 侧运行 RTOS 或 Linux 做轨迹规划，两者通过共享内存交换指令与状态。其三是视频与图像处理：利用硬核 MIPI 与 DDR 带宽完成多路视频拼接、缩放与编码前处理。其四是数据中心与通信加速：以 PCIe 硬核连接主机，PL 侧实现加解密、压缩或包处理流水线。四类场景的共同点是"实时接口在 PL、调度与协议在 HPS"，这也是划分软硬件任务的通用依据。
四、开发流程总览
Agilex 5 的开发流程围绕 Quartus Prime Pro 展开，但与传统纯 FPGA 流程相比多了软件侧环节。一个可执行的顺序是：先做系统划分与器件选型，确定 PL/HPS 任务边界与所需硬核 IP；再建立 Quartus 工程，编写 RTL 或使用 Platform Designer 搭建含 HPS 的子系统；随后完成引脚与时序约束，进行综合、布局布线与时序分析；同时用 SoC EDS 或 Yocto 构建 HPS 侧的 U-Boot、Linux 内核与根文件系统；最后把 PL 配置文件（.sof/.rbf）与 HPS 启动镜像组合，通过 JTAG 或 SD 卡启动，在板级联合调试。调试阶段常用 Signal Tap 观察 PL 内部信号，用串口或 SSH 观察 HPS 侧运行状态，两者时间戳对齐后才能定位跨域问题。