3. 高速接口物理层基础

当 Agilex 器件通过 10 Gbps 以上的串行链路与 ADC、光模块或背板通信时，物理层决定了链路能否稳定工作。本节从 SerDes 内部结构出发，说明 CDR、均衡、预加重与参考时钟的作用，并给出 Agilex 收发器通道配置与信号完整性初步检查的实操方法。

一、SerDes 收发通道的基本结构

SerDes（Serializer/Deserializer）把并行数据串行化后经差分对发送，接收端再从串行码流中恢复时钟与数据。一条 Agilex 收发器通道可拆成发送（TX）与接收（RX）两条方向相反的信号链：

• TX 侧：FPGA 内核并行数据 → TX FIFO → 8b/10b 或 64b/66b 编码 → 串行器 → TX 均衡（预加重/去加重）→ 差分驱动器 → 封装与信道。
• RX 侧：信道 → 封装 → 连续时间线性均衡器（CTLE）→ 可变增益放大器（VGA）→ 判决反馈均衡器（DFE）→ CDR → 解串器 → 解码 → RX FIFO → 内核。

理解这条链路的关键在于：信道对高频分量的衰减远大于低频，码流经过长走线、连接器和过孔后，眼图会闭合。均衡与预加重本质上都是对信道频率响应做补偿，只是补偿发生在发送端还是接收端。

二、CDR 与参考时钟

CDR 不需要独立的时钟线，它从接收数据本身的跳变沿中恢复出采样时钟。其核心是一个相位检测器加环路滤波器驱动的压控振荡器：当采样点偏离眼图中心时，相位检测器输出误差，环路逐步把采样相位拉回最佳位置。CDR 的环路带宽、抖动容限和锁定时间由收发器 IP 参数决定，通常无需手工设计，但必须保证输入数据有足够的跳变密度——这正是 8b/10b 或 64b/66b 编码存在的意义之一，避免长连 0/1 导致 CDR 失锁。

参考时钟（Refclk）是收发器 PLL 的频率基准，其质量直接决定发送抖动与 CDR 的稳定性。Agilex 收发器对参考时钟的典型要求包括：

• 频率：常见 100 MHz、125 MHz、156.25 MHz，需与目标线速率匹配，例如 10.3125 Gbps 常用 156.25 MHz 经 66 倍频得到。
• 电平与耦合：差分输入，通常为 CML 或 LVDS 电平，需按手册确定是否交流耦合及端接方式。
• 抖动：相位抖动（RMS）通常要求小于 0.3~0.5 ps（视速率而定），抖动过大会直接压缩眼图余量。
• 走线与隔离：参考时钟应远离高速串行对和开关电源，避免串扰与电源噪声耦合。

三、均衡与预加重

信道对高频的衰减造成码间干扰（ISI），均衡的目标是让整体频率响应尽量平坦。发送端预加重（Pre-emphasis）在跳变沿处加大幅度、在持续电平处降低幅度，等效于提升高频分量；去加重（De-emphasis）则是保持跳变幅度、压低低频幅度，两者效果相近，只是参考点不同。接收端 CTLE 提供连续的高频增益补偿，DFE 则利用已判决的历史比特消除其后符号的 ISI，对长走线和过孔引起的反射尤其有效。

Agilex 收发器通常提供可调的 TX 差分输出电压（VOD）与预加重档位，以及 RX 的 CTLE/DFE 自适应或手动模式。实际调试中，可先让 RX 均衡工作在自适应模式，观察眼图监视器（Eye Monitor）给出的眼高、眼宽，再决定是否需要手动微调 TX 预加重。

四、Agilex 收发器通道配置要点

在 Quartus 中通过 Transceiver Native PHY IP 配置通道时，需要关注以下参数：

配置完成后，可通过 Transceiver Toolkit 或 Signal Tap 观察通道状态寄存器，确认 CDR 已锁定（rx_is_lockedtodata 拉高）、均衡器已收敛。

五、信号完整性初步检查

在硬件回板后、正式跑业务前，建议按以下顺序做初步检查：

1. 参考时钟检查：测量 Refclk 频率、幅度与相位抖动，确认在手册范围内。
2. 通道锁定检查：读取 CDR 锁定状态与均衡器收敛标志，确认链路已建立。
3. 眼图检查：使用收发器内置 Eye Monitor 或外接示波器，观察眼高、眼宽是否满足余量要求。
4. 误码率测试：发送 PRBS31 码型，统计误码率，目标通常优于 1e-12。
5. 温度与电压拉偏：在高温、低压等边界条件下复测，确认链路仍有足够余量。