4. 硬件设计与链路可调试性检查
高速串行链路的调试，往往在第一次上电、第一次跑误码率测试时就暴露出问题。此时如果才发现原理图里AC耦合电容放错位置、PCB叠层参考平面被割裂、参考时钟走线跨了分割区，排查成本会成倍上升。因此，在硬件设计阶段就建立一套“链路可调试性”检查方法，比事后用示波器和误码仪反复试错更高效。本节围绕原理图、PCB叠层、阻抗、AC耦合、参考时钟和连接器六个维度，说明如何提前发现并消除链路隐患。
一、原理图检查：先确认链路拓扑与器件选型
原理图是链路的第一道防线。以Zynq的GTH/GTY收发器连接SFP+光模块或背板连接器为例，需要逐项确认：TX/RX差分对是否成对出现且极性标注正确；AC耦合电容是否放在发送端靠近驱动器一侧，还是放在接收端靠近接收器一侧。对于GTH/GTY，通常建议AC耦合电容靠近发送端，因为发送端共模电压由驱动器决定，电容靠近发送端可减少接收端共模偏置的不确定性。若原理图中把电容放在接收端，且接收端有上拉或偏置网络，就可能引入额外的共模偏移。
同时要检查参考时钟来源：是来自专用时钟芯片、Si5332等时钟发生器，还是来自FPGA内部MMCM？对于高速串行链路，参考时钟的抖动指标（如RMS相位抖动）直接影响收发器CDR的锁定裕量。原理图中应标注参考时钟的频率、电平标准（LVDS、LVPECL、HCSL等）以及是否经过AC耦合。若参考时钟走线过长或经过多级扇出，需确认抖动预算是否满足协议要求。
二、PCB叠层与阻抗：保证差分阻抗连续
PCB叠层决定了差分走线的参考平面和阻抗。对于Zynq GTH/GTY，常见要求是差分阻抗100Ω（±10%），单端50Ω。叠层设计时，需要明确每一层差分对的参考平面是完整地平面还是电源平面。如果参考平面被分割，返回电流路径被迫绕行，会形成大的回流环路，导致阻抗突变和EMI辐射。
实际检查时，可以沿着差分对从发送端到接收端逐段核对：过孔换层处是否有伴随地过孔？换层后参考平面是否一致？如果从顶层换到底层，参考平面从地平面变成电源平面，需要在换层过孔附近放置缝合电容，为返回电流提供低阻抗路径。此外，差分对内的两根线应严格等长，长度偏差通常控制在5mil以内；差分对之间的间距应满足3W原则，减少串扰。
三、AC耦合电容：位置、封装与阻抗匹配
AC耦合电容的选型与布局直接影响信号完整性。以10Gbps链路为例，常用0.1μF或0.01μF的0201或0402封装电容。电容的等效串联电感（ESL）和等效串联电阻（ESR）会引入插入损耗和阻抗不连续。因此，电容应尽量靠近发送端，且焊盘设计要避免过大的寄生电容。若使用0402封装，焊盘间距和走线宽度需与差分阻抗匹配，避免在电容处形成明显的阻抗台阶。
检查时可用TDR（时域反射计）测量电容处的阻抗变化。若发现阻抗跌落超过10%，说明焊盘或电容选型需要优化。另外，AC耦合电容两侧的直流偏置可能不同，需确认电容耐压和温度特性满足要求。
四、参考时钟：抖动、走线与端接
参考时钟是高速串行链路的“心跳”。对于Zynq GTH/GTY，参考时钟频率通常为125MHz、156.25MHz或312.5MHz。检查要点包括：时钟源是否远离DC-DC开关电源和高速数字信号；时钟走线是否包地处理；端接电阻是否靠近接收端。若参考时钟采用LVDS电平，差分对之间应保持100Ω端接；若采用LVPECL，则需注意发射极电阻和戴维南等效端接。
抖动是参考时钟最关键的指标。以156.25MHz参考时钟为例，若RMS相位抖动从0.2ps恶化到0.5ps，GTH的CDR锁定裕量可能下降30%以上。因此，在原理图阶段就应选择低抖动时钟芯片，并在PCB布局时让时钟走线远离电源平面和高速信号。若条件允许，可在时钟输出端预留π型滤波或共模扼流圈，用于后期调试。
五、连接器与线缆：插损、回损与屏蔽
连接器是链路中最容易引入阻抗不连续和串扰的环节。以SFP+连接器为例，其差分阻抗应控制在100Ω，插损在10GHz处通常要求小于1dB。检查时需确认连接器引脚定义与FPGA收发器极性一致，避免TX/RX交叉。若使用背板连接器，需关注连接器的串扰指标和屏蔽效果。线缆方面，应选择与连接器阻抗匹配的差分线缆，并确认线缆长度在协议允许的均衡范围内。
对于可调试性，建议在连接器附近预留测试点或SMA接口，便于后期用示波器或误码仪直接探测信号。若链路需要支持多种速率，连接器和线缆的带宽应覆盖最高速率。
六、可调试性预留：为后期验证留出接口
硬件设计不仅要满足功能，还要为调试留出空间。建议在以下位置预留测试点或接口：发送端差分对附近预留SMA或高频探针焊盘，用于测量眼图；参考时钟输出端预留测试点，用于测量抖动；连接器附近预留误码仪接入点。若链路支持多种速率，应在PCB上预留均衡器或预加重配置电阻，便于后期调整。
此外，电源完整性也会影响链路性能。GTH/GTY的供电（如1.0V、1.2V）应使用低噪声LDO或经过滤波的DC-DC，并在电源引脚附近放置足够的去耦电容。若电源纹波过大，会直接恶化收发器抖动容限。
总结来说，高速串行链路的硬件可调试性检查，核心在于“提前发现、提前消除”。原理图阶段确认拓扑与器件选型，PCB阶段控制叠层与阻抗，AC耦合与参考时钟保证信号质量，连接器与线缆控制通道损耗，最后通过预留测试点实现可观测性。这六个维度相互关联，任何一处疏漏都可能在调试阶段放大为难以定位的误码问题。把检查做在前面，才能让后续的链路调试从“救火”变成“验证”。