1. 课程导入与Zynq时序全景
时序收敛（Timing Closure）是FPGA工程从“功能正确”走向“可交付”的必经关口。对Zynq系列而言，这件事比纯FPGA更复杂：芯片内部同时存在处理器系统（PS）与可编程逻辑（PL）两个世界，PS侧由ARM核、DDR控制器、外设控制器和互连总线构成，其时钟由PLL与分频网络生成；PL侧则由用户逻辑、DSP、BRAM、时钟管理单元（MMCM/PLL）组成。两者通过AXI接口、中断、DMA、时钟与复位信号耦合在一起。任何一条跨域路径的时序违例，都可能表现为“功能仿真通过、上板偶发失败”的隐蔽故障。
一、Zynq-7000与UltraScale+ MPSoC的架构差异
Zynq-7000属于较早一代SoC FPGA，PS为双核Cortex-A9，PL基于7系列架构，采用6输入查找表（LUT6）与可配置逻辑块（CLB），时钟资源以BUFG/BUFH/BUFR和MMCM/PLL为主。其PS-PL接口相对简单：主要是GP（通用）AXI、HP（高性能）AXI与ACP（加速器一致性端口），HP端口直接接入PS的DDR控制器，适合高吞吐数据搬运。
UltraScale+ MPSoC则把PS升级为异构多核（Cortex-A53应用核 + Cortex-R5实时核 + Mali GPU + 平台管理单元PMU），PL进入UltraScale架构，CLB结构、时钟布线、进位链与DSP48E2均有变化，并新增UltraRAM、HDIO/HPIO/XPIO等I/O资源。PS-PL接口扩展为AFI（AXI FIFO Interface）体系，包含多个S_AXI_HPC/HPC_FPD、S_AXI_HPx_FPD/LPD端口，并区分全功耗域（FPD）与低功耗域（LPD），还引入ACE-Lite一致性接口。这意味着同一段PL逻辑在两类器件上，其可达到的时序余量、跨域路径延迟和时钟域结构并不相同。
二、PS-PL接口的时序特点
PS-PL接口的时序难点，核心在于“异步”与“协议握手”两件事。以GP-AXI为例，PS侧通过FCLK_CLKx输出时钟给PL，PL逻辑若直接使用该时钟，则属于同步域，约束相对直接；但若PL内部再经MMCM倍频/分频，就产生了新的时钟域，必须用create_generated_clock描述其来源与相位关系。HP-AXI端口则通常运行在PS内部时钟域，PL侧需要做异步FIFO或握手同步，此时若只写set_false_path而不做正确的跨时钟域结构，综合工具会“放过”路径，但硬件上仍可能因亚稳态导致数据错误。
另一个容易被忽视的点是复位与中断。PS侧输出的复位信号（如FCLK_RESET0_N）进入PL后，若被PL时钟采样，需要做复位同步器；中断从PL送入PS，通常经过IRQ_F2P端口，其路径属于异步输入，应约束为伪路径或设置合理的输入延迟，而不是放任工具按默认时钟关系分析。
三、时序收敛的主要挑战
在Zynq项目中，时序违例往往集中在四类路径上：第一，跨时钟域路径，尤其是PS与PL之间、PL内部不同MMCM输出之间；第二，高扇出网络，如复位、使能、全局控制信号，布线延迟大且难以预测；第三，DSP与BRAM密集路径，乘法器、累加器、大位宽存储器接口容易形成长组合逻辑；第四，I/O接口路径，DDR、千兆以太网、高速串行接口对输入输出延迟和时钟相位要求严格。
更麻烦的是，Zynq的PS配置会反过来影响PL可用资源与时钟结构。例如在Vivado中配置PS时选择的FCLK频率、HP端口宽度、是否启用ACE，都会改变PL侧必须满足的时序关系。因此时序收敛不是“综合实现之后才做的事”，而是从PS配置阶段就开始的约束治理。
四、约束治理的目标与课程路线图
本课程所说的“约束治理”，不是简单堆砌XDC命令，而是建立一套可维护、可验证、可复用的约束体系。其目标可以概括为三点：完整——所有时钟、I/O、跨域路径都有明确约束，不留“工具默认”的盲区；准确——约束反映真实硬件行为，而不是为了通过时序而滥用false_path；可维护——约束按功能模块和时钟域组织，便于版本管理和团队协作。
围绕这一目标，课程路线图分为四个阶段。第一阶段建立时序全景认知，理解Zynq-7000与UltraScale+ MPSoC的架构差异、PS-PL接口时序特点，以及时序收敛的典型挑战。第二阶段进入约束基础，掌握时钟定义、生成时钟、时钟组、输入输出延迟、时序例外等核心XDC语法，并学会用report_clocks、report_timing_summary等命令检查约束是否生效。第三阶段聚焦跨时钟域与接口约束，针对AXI、DDR、中断、复位等典型场景给出可复用的约束模板。第四阶段进入实战与治理，通过真实工程案例，完成从约束编写、时序分析、违例定位到收敛验证的完整闭环，并建立约束评审与回归检查机制。
需要强调的是，时序收敛的最终判断依据不是“Implementation Completed”，而是时序报告中的WNS、TNS、WHS、THS以及违例路径数量是否满足设计目标。一个工程即使实现通过，若存在未约束路径或大量伪路径掩盖真实违例，仍然可能在温度、电压或批次变化下失效。因此，从本章开始，我们就把“约束即设计文档”作为贯穿全课程的基本态度。