📚 课程目录第4章 PCIe链路训练与均衡实战

4. PCIe链路训练与均衡实战

PCIe链路训练是链路从“物理连接存在”走向“可稳定传输TLP”的必经过程。它并不是一次简单的握手，而是由LTSSM（Link Training and Status State Machine）驱动、在物理层反复交换TS1/TS2有序集、逐级完成位锁定、符号锁定、极性反转、链路宽度协商、速率协商与均衡协商的状态推进过程。对Versal器件而言，链路训练结果直接决定DMA吞吐、XDMA/AXI桥接可用性以及上层驱动能否枚举成功。本节围绕LTSSM状态迁移、宽度与速率协商、均衡协商三个阶段展开，并给出用Versal调试工具抓取训练日志的实操方法。

一、LTSSM状态机：链路训练的主控流程

LTSSM是PCIe物理层的核心状态机，位于每个PCIe控制器内部，负责管理链路从复位到L0正常工作态的全过程。其关键状态包括：Detect、Polling、Configuration、Recovery、L0、L0s/L1/L2低功耗态，以及Loopback、Hot Reset、Disabled等。理解LTSSM的关键在于抓住两条主线：一是“检测—轮询—配置”的初始化链，二是“L0—Recovery—L0”的恢复链。

Detect状态用于检测对端是否存在接收端阻抗，通过测量差分对上的终端电阻判断链路是否插入。Polling状态发送TS1有序集，完成位锁定（Bit Lock）与符号锁定（Symbol Lock），并确定链路极性。Configuration状态是宽度与速率协商的主战场，通过TS1/TS2交换Link Number和Lane Number，完成链路宽度配置与Lane反转。Recovery状态用于速率切换、均衡协商和错误恢复，是进入更高速率前的必经阶段。L0则是链路正常工作态，TLP与DLLP在此传输。

需要特别注意的是，LTSSM的迁移并非单向线性。例如从L0进入Recovery后，若均衡协商失败，可能退回Configuration甚至Polling；若速率切换失败，则可能停留在Recovery并反复重试。因此抓取训练日志时，必须关注状态跳转序列，而不是只看最终是否进入L0。

二、链路宽度与速率协商

链路宽度协商发生在Configuration状态。双方通过TS1/TS2有序集中的Link Number和Lane Number字段，确认哪些Lane可用、如何编号。Versal PCIe控制器通常支持x1、x2、x4、x8、x16等宽度，实际链路宽度取双方支持宽度的最小值，并受PCB走线、连接器、参考时钟等物理条件约束。例如Versal端配置为x8，对端Root Complex仅支持x4，则最终协商为x4；若部分Lane在Polling阶段未完成符号锁定，则可能进一步降级为x2或x1。

速率协商发生在Recovery状态。PCIe 2.5 GT/s为默认速率，双方在Configuration完成后进入Recovery，通过TS1/TS2中的Speed Change位请求切换到5.0 GT/s或更高。若对端不支持目标速率，则保持当前速率；若切换过程中出现误码或超时，LTSSM会退回Recovery并重试，多次失败后可能停留在较低速率。Versal器件在Gen3/Gen4场景下，速率协商与均衡协商是耦合的：进入8.0 GT/s或16.0 GT/s前，必须先完成对应速率的均衡训练。

实际调试中，宽度与速率协商失败最常见的表现是：链路能进入L0但宽度只有x1，或速率停留在2.5 GT/s。前者通常与Lane映射、AC耦合电容、参考时钟有关；后者多与信号完整性、均衡参数、对端能力有关。因此，抓取训练日志时要把“最终Link Status”与“状态跳转序列”结合分析。

三、均衡协商过程

当链路速率达到8.0 GT/s及以上时，PCIe要求进行发送端均衡（Tx Equalization）协商。均衡协商在Recovery.Equalization子状态中进行，分为Phase 0、Phase 1、Phase 2、Phase 3四个阶段。Phase 0由下游端口发送Preset，上游端口据此设置初始Tx系数；Phase 1双方交换FS（Full Swing）与LF（Low Frequency）信息；Phase 2下游端口调整上游端口Tx系数；Phase 3上游端口调整下游端口Tx系数。最终双方在Phase 3结束后进入L0，链路以协商后的系数工作。

Versal器件的GTY/GTM收发器支持多种Preset和手动系数配置。均衡协商过程中，关键参数包括：Preset（P0~P10）、Pre-shoot、De-emphasis、Boost、FS/LF。若均衡失败，常见原因包括：通道损耗过大、Preset选择不当、参考时钟抖动超标、AC耦合电容容值不匹配。此时日志中会出现Recovery反复跳转、EQ TS2系数异常或Timeout。

四、使用Versal调试工具抓取训练日志

Versal提供了多种调试手段，常用的包括Vivado Hardware Manager中的PCIe Link Debug、IBERT（Integrated Bit Error Ratio Tester）以及通过AXI访问PCIe控制器的LTSSM状态寄存器。以下给出一个可参考的抓取流程。

# 示例：通过Vivado Hardware Manager读取Versal PCIe LTSSM状态
# 1. 打开Hardware Manager，连接目标板卡
open_hw_manager
connect_hw_server -url localhost:3121
open_hw_target

# 2. 选择Versal器件并加载probes文件
current_hw_device [lindex [get_hw_devices] 0]
set_property PROBES.FILE {./pcie_ltssm_probes.ltx} [current_hw_device]
refresh_hw_device -update_hw_probes false [current_hw_device]

# 3. 触发LTSSM状态抓取
# 在PCIe Link Debug视图中设置触发条件为 LTSSM_STATE != L0
# 或使用Tcl读取状态寄存器
set ltssm_reg [get_hw_probes -of_objects [current_hw_device] {ltssm_state}]
puts "当前LTSSM状态: [get_property INPUT_VALUE $ltssm_reg]"

# 4. 导出训练日志
write_hw_ila_data -csv_file ./pcie_train_log.csv [current_hw_ila_data]

抓取到的日志应重点观察以下字段：LTSSM状态序列、当前速率（Current Link Speed）、当前宽度（Negotiated Link Width）、TS1/TS2有序集内容、EQ Phase、Preset与系数、Timeout计数。若日志显示链路在Recovery与Configuration之间反复跳转，说明速率或均衡协商未通过；若显示宽度从x8降为x4，则需检查Lane映射与物理连接。

建议在抓取日志前，先确认参考时钟频率与扩频（SSC）配置是否与对端一致。Versal PCIe参考时钟通常为100 MHz，若使用SSC，需确保双方均开启；若一方开启一方关闭，可能导致Polling阶段无法完成位锁定。

均衡协商失败时，不要盲目提高Tx Preset。应先通过IBERT测量通道插损与眼图，确认通道损耗是否在均衡能力范围内。若通道损耗超过收发器均衡能力，调整Preset无法根本解决问题，需要优化PCB走线或更换连接器。

五、训练日志判读要点

一份典型的成功训练日志应呈现如下序列：Detect → Polling → Configuration → Recovery → L0，并在Recovery中完成速率切换与均衡协商。若日志中Configuration停留时间过长，说明宽度协商存在反复；若Recovery反复出现且EQ Phase无法推进到Phase 3，说明均衡协商失败。最终应确认Link Status寄存器中“Link Speed”与“Link Width”与设计预期一致，且L0状态稳定、无频繁Recovery跳转。

对于Versal平台，还可以结合AXI Performance Monitor观察L0态下的TLP吞吐，间接验证训练结果。若链路虽进入L0但吞吐远低于理论值，需回查均衡系数与信号完整性。通过“状态序列 + 关键寄存器 + 吞吐观测”三者结合，才能对链路训练结果做出可靠判断。