1. 课程导入与目标拆解

在开始动手之前，先把这门课要解决的问题说清楚。AMD Versal 自适应 SoC 把可编程逻辑（PL）、处理系统（PS）、AI 引擎（AIE）以及硬化 PCIe 控制器集成在同一颗芯片上，PCIe 不再只是"外挂一个 IP 核"，而是贯穿 PS、PL、NoC 与 DDR 的一条系统级数据通路。本课程的目标，是让学员能够独立完成一个可上板、可测速、可复现的 Versal PCIe 高速互连系统，而不是停留在"会调用 IP"的层面。

学习边界：这门课管什么、不管什么

本课程聚焦 Versal 器件上 PCIe 作为端点（Endpoint）与根端口（Root Port）两类角色的设计与集成，覆盖 Gen3 x8 / Gen4 x8 链路，重点讲清楚四件事：链路如何建立、DMA 数据如何搬移、软硬件如何分工、性能如何度量。以下内容不在本课程范围内：PCIe 交换机的固件开发、操作系统内核 PCIe 子系统的源码级改造、CXL 协议栈实现。遇到这些内容时，课程只说明接口边界与交互方式，不展开内部实现。

需要特别区分的是"能枚举"和"能跑满带宽"这两件事。很多设计在 lspci 能看到设备、BAR 能读写，就认为 PCIe 通了；但实际 DMA 吞吐可能只有理论值的 20%。本课程把"链路训练成功"作为起点，把"稳定达到目标吞吐"作为终点，中间的性能瓶颈定位才是核心教学内容。

工程交付物：最终要交出什么

课程以一个完整的 Versal PCIe 数据采集与回传系统为载体，最终交付物包括：

• 硬件设计：Vivado 工程，含 PCIe Integrated Block、XDMA 或 QDMA 子系统、DDR4/LPDDR4 控制器、NoC 连接，以及约束文件（XDC）与引脚分配。
• 软件设计：PS 侧 Linux 设备驱动加载配置、用户态 DMA 测试程序，或 PL 侧 MicroBlaze/裸机控制程序。
• 测试报告：包含链路速率/宽度协商结果、BAR 空间映射表、DMA 吞吐测试数据（不同传输块大小下的带宽曲线）、CPU 占用率记录。
• 可复现脚本：Tcl 建工程脚本、驱动加载脚本、性能测试脚本，保证他人能按文档复现结果。

软硬件协同设计流程

Versal PCIe 系统的设计流程不是"先硬件后软件"的串行关系，而是围绕地址映射和数据流两条主线反复迭代。硬件侧确定 BAR 空间大小、DMA 描述符格式、中断方式（MSI-X 还是 Legacy）；软件侧据此编写驱动、分配缓冲区、注册中断处理。任何一侧改动地址或描述符结构，另一侧必须同步更新。

下面这张图给出了本课程贯穿始终的系统数据流与软硬件分工关系。图中左侧是主机（Root Complex）侧，右侧是 Versal 端点侧，中间是 PCIe 链路；端点内部再分为 PS、PL、NoC、DDR 四个域，标注了各自承担的控制与数据职责。

课程项目载体：一个可测速的数据采集回传系统

为了让每个知识点都有落点，课程用一个具体项目贯穿：主机通过 PCIe 向 Versal 端点下发采集参数，端点 PL 侧产生或接收数据流，经 NoC 写入 DDR 缓冲，再由 XDMA 以 DMA 方式回传到主机内存，主机侧程序校验数据并统计吞吐。这个项目足够小，能在单板上跑通；又足够完整，覆盖了枚举、BAR 映射、DMA 描述符、中断、NoC 带宽、DDR 访问效率等全部关键环节。

以一个具体的教学示例参数为例：链路配置为 Gen3 x8，理论单向带宽约 7.877 GB/s（8 GT/s × 8 lane × 128/130 编码效率 ÷ 8）。实际 DMA 读吞吐目标设定为 5.5 GB/s 以上，即达到理论值的约 70%。如果实测只有 2 GB/s，就需要按顺序排查：链路是否协商到 x8（查 lspci -vv 的 LnkSta）、DDR 访问是否跨 bank 冲突、NoC 是否成为瓶颈、描述符是否太小导致频繁中断。这些排查路径会在后续章节逐一展开。

建议的学习方式

每章都围绕"一个可观察的结果"组织：能枚举、能读写 BAR、能搬数据、能测吞吐、能定位瓶颈。建议边学边在 Vivado 和板卡上操作，不要只读不练。遇到参数不确定时，先记录当前值，再按章节给出的判断依据逐步收敛，而不是一次性把所有参数调到最大。PCIe 系统的调试本质上是分层定位：物理层看链路训练，事务层看 TLP 计数，应用层看 DMA 吞吐，每一层都有对应的观察点和工具。

接下来从 Versal 的 PCIe 硬核架构与器件资源开始，先建立"这颗芯片里 PCIe 到底由哪些部件构成、它们怎么连"的整体认识，再进入具体的 IP 配置与上板调试。