1. Versal AI Engine信号处理工程导论

Versal ACAP（Adaptive Compute Acceleration Platform）是AMD面向异构计算推出的自适应计算平台。它并不是把FPGA简单放大，而是把标量处理、可编程逻辑、AI Engine阵列和专用硬件加速单元集成在同一芯片上，通过片上网络（NoC）与共享存储实现数据交换。对于信号处理工程而言，Versal最有价值的部分是AI Engine阵列：它由大量VLIW向量处理器（AI Engine Tile）组成，具备高并行、低功耗、确定性吞吐的特点，非常适合雷达、无线通信、音频、图像与传感器融合等持续数据流场景。

本课程的目标不是泛泛介绍Versal架构，而是围绕“如何用AI Engine完成一条可运行的信号处理链”展开。学完课程后，读者应当能够：理解AI Engine在Versal ACAP中的定位与边界；掌握AI Engine内核、图（Graph）、端口与缓冲区的编程模型；能够用AI Engine API和内核代码实现FIR滤波、FFT、复数乘法、相关等典型算子；能够通过GMIO、PLIO与DMA把AI Engine与可编程逻辑、DDR和处理器系统连接起来；能够使用Vitis工具链完成编译、仿真、性能分析与上板验证。课程强调“可复现”，因此会给出具体的参数、数据流和判断依据，而不是停留在概念层面。

AI Engine在Versal ACAP中的定位

Versal ACAP内部可以粗略分为四个计算域：PS（处理器系统，含Arm Cortex-A72与Cortex-R5F）、PL（可编程逻辑，即传统FPGA逻辑）、AI Engine阵列，以及DSP Engine、内存控制器、NoC等硬核资源。AI Engine阵列不是PL的一部分，它有自己的指令集、自己的存储层次和自己的时钟域。AI Engine Tile内部包含向量单元、标量单元、程序存储器和数据存储器；多个Tile通过AXI Stream与共享内存互连，形成类似“二维计算网格”的结构。

理解定位的关键在于分工：PS负责控制、调度和操作系统级任务；PL负责高速接口、协议处理和位级操作；AI Engine负责规则、密集、可并行的算术运算；DDR与NoC负责大容量数据搬运。信号处理链通常这样划分：ADC/DAC接口与数字下变频放在PL，滤波、FFT、波束形成等放在AI Engine，参数配置与结果上报放在PS。这样划分的依据是数据宽度、并行度和实时性要求，而不是习惯。

典型信号处理应用场景

AI Engine最适合“数据持续到达、算法结构规则、并行度可拆分”的场景。第一类是无线通信物理层：5G NR中的OFDM解调、信道估计、MIMO均衡，采样率通常在数十到数百MHz，需要FFT和复数矩阵运算。第二类是雷达与电子战：脉冲压缩、多普勒处理、数字波束形成，通道数可达数十路，要求低时延和确定性吞吐。第三类是音频与声学：多麦克风阵列的波束形成、回声消除、主动降噪，采样率较低但通道多、算法链长。第四类是图像与视频：卷积、边缘检测、光流，数据量大但可空间并行。第五类是工业与医疗传感器：振动分析、超声成像、生理信号滤波，强调实时性和低功耗。

这些场景的共同点是：算法可以分解为若干重复的向量运算，数据以流或块的形式进入，结果需要按固定节拍输出。反过来说，如果算法包含大量分支、随机访问或复杂控制流，AI Engine并不是最佳选择，应优先考虑PS或PL。

工程开发流程与关键判断

一个可落地的AI Engine工程通常按以下顺序推进。第一步是需求与指标确认：明确输入采样率、数据位宽、通道数、允许时延、输出速率和功耗预算。例如某雷达脉冲压缩任务，输入为16位复数采样，采样率100 MSPS，脉冲长度1024点，要求单脉冲处理时延小于20微秒。第二步是算法分解：把处理链拆成FIR、FFT、复数乘、求模等算子，估算每个算子的运算量和可并行度。第三步是Kernel编写：用AI Engine API实现向量化内核，注意数据对齐、向量长度和累加精度。第四步是Graph连接：用Vitis的图编程模型把Kernel通过端口和缓冲区连接起来，确定PLIO或GMIO接口。第五步是仿真与验证：先用AI Engine仿真器做功能验证，再用周期精确仿真评估吞吐和资源占用。第六步是上板：生成比特流和可执行文件，在真实硬件上测量时延、吞吐和功耗，必要时回到前面步骤调优。