1. 课程导入与系统总览

在雷达、相控阵、5G/6G 基带、医学超声、高速示波器、粒子探测以及工业在线检测等场景中，系统面临的核心矛盾高度一致：前端 ADC/DAC 的采样率与通道数持续攀升，而后端 CPU 或 GPU 的处理延迟、功耗与确定性却难以同步跟上。典型的高速采集前端已经可以做到单通道 10 GSPS 以上、多通道同步采样，原始数据率轻松突破 100 Gbps；如果把这些数据全部送到主机内存再处理，仅 PCIe 传输和软件调度就会引入毫秒级抖动，无法满足实时波束合成、脉冲压缩、频谱监测等任务的确定性要求。

AMD Versal 自适应 SoC（Adaptive SoC）正是为这类"高吞吐、低延迟、强实时"场景设计的异构平台。它把四类计算资源集成在一颗芯片上：可编程逻辑（PL）用于实现高速接口与流水线数据通路；DSP58 引擎提供高密度乘累加运算，适合 FIR、FFT、矩阵运算；AI 引擎（AIE）以二维阵列形式提供矢量化的高能效计算，适合通道化、规则化的信号处理；标量处理系统（PS，含 Arm Cortex-A72/A78 与 Cortex-R5F）负责控制、协议栈、任务调度与结果管理。四者通过 NoC（Network on Chip）与 AXI 互联，形成从"采集—预处理—重计算—决策"的完整片上链路。

为了建立整体认知，先看下面这张系统总览图。它把本课程涉及的关键对象、数据流向与处理层级放在同一张图上：左侧是模拟前端与 ADC/DAC，中间是 Versal 内部的接口层、PL 数据通路、AIE 计算阵列与 PS 控制域，右侧是主机与上位机软件。图中同时标出了贯穿全课程的三条主线——数据流（实线箭头）、控制流（虚线箭头）与时钟/触发同步（点划线），后续每一章都会回到这张图上定位自己的位置。

从这张总览图可以提炼出本课程的四个层次，它们也构成后续章节的学习路径。

第一层是"接得进来"。高速 ADC 与 Versal 之间的物理连接决定了系统上限。JESD204B/C 是目前主流的串行接口标准，它把多路 ADC 数据通过 GTY 收发器以 8b/10b 或 64b/66b 编码传输，需要处理链路建立、多帧对齐、SYSREF 确定性延迟等关键问题。这一层如果做不好，后面所有处理都无从谈起。典型教学示例中，我们假设 4 通道 ADC、每通道 5 GSPS、14 bit 量化，采用 JESD204B 子类 1，Lane 速率约 12.5 Gbps，此时单链路原始数据率约为 4×5×14 = 280 Gbps，必须通过多 Lane 并行与 PL 侧解帧才能落地。

第二层是"搬得动、算得快"。数据进入 PL 后，需要经过解帧、通道对齐、数字下变频、抽取滤波等预处理，把数据率降到 AIE 或 DSP 阵列可以高效处理的区间。例如把 5 GSPS 下变频到基带后抽取 8 倍，单通道数据率降到 625 MSPS，再送入 AIE 做 FFT 或波束合成。这一层的关键是流水线设计、AXI-Stream 背压处理、跨时钟域同步，以及如何用 NoC 把 PL 与 AIE 之间的数据搬运开销降到最低。

第三层是"控得住、传得回"。PS 中的 Cortex-A72 运行 Linux，负责系统初始化、驱动加载、上位机通信；Cortex-R5F 可以运行裸机或 RTOS，承担硬实时任务，例如周期性触发采集、时间戳打标、异常保护。PS 与 PL 之间通过 AXI-Lite 配置寄存器、通过 AXI-Stream 或 DMA 搬运数据。实际工程中，一个常见做法是把控制面放在 A 核，把实时性要求高的采集调度放在 R5F，两者通过共享内存与中断协作。

第四层是"看得见、判得准"。系统是否达标不能靠感觉，必须用可测量的指标判断。本课程会反复使用四类指标：吞吐率（Gbps 或 MSPS）、端到端延迟（从 ADC 采样到结果输出的微秒数）、抖动（延迟的峰峰值或标准差）、资源占用（LUT、DSP、BRAM、AIE Tile 使用率）。例如一个实时频谱监测任务，若要求 1 ms 内输出 4096 点频谱，则端到端延迟必须小于 1 ms，且抖动控制在几十微秒以内，否则频谱结果的时间对齐就会失效。